DDR的PCB设计要求实例介绍.docx

DDR 的PCB 设计要求实例介绍随着嵌入式系统处理能的逐步提高，拥有更高时钟频率和更大存储空间的DDR SDRAM(Double Data Rate SDRAM，以下简称DDR) 在设计中越来越多被使用。DDR 虽然能够给设计带来更好的性能，但是设计者必需比以往的SDRAM 设计更留神地处理 DDR 局部的 PCB 布线局部，否则不仅不能实现好的性能，整个系统的稳定性也会受到影响。DDR 比传统的SDR 有更短的信号建立保持时间、更干净的参考电压、更严密的走线匹配和的I/O口信号，并且需要适宜的终端电阻匹配。本文以DDR 设计实例为根底，依据 EDA 方面实际的DDR 约束方式，从以下几个方面介绍DDR 设计相关事项。一、信号分组及布局布线要求DDR 信号可分为时钟、数据、地址/命令、把握等四个信号组。各信号组介绍如下：1. 时钟组：由于承受更高的时钟频率及双沿采样数据的方式，DDR 承受差分时钟。差分时钟的走线要求如下：以地平面为参考，给整个时钟回路的走线供给一个完整的地平面，给回路电流 供给一个低阻抗的路径。全部的DDR 差分时钟信号都必需在关键平面上走线，尽量避开层到层的转换。线宽和差分间距需要参考DDR 把握器的实施细则，信号线的单线阻抗应把握在 50 60 ，差分阻抗把握在 100 120 。时钟信号到其他信号应保持在20 mil*以上，防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。2. 数据组：数据组包括DQ 、DQS 、DM 。以低8 位数据为例，该数据组包括：DQ7.0、DQS0 、DM0 数据组布线要求如下：以地平面为参考，给信号回路供给完整的地平面。特征阻抗把握在 50 60 。与其他非 DDR 信号间距至少隔离 20 mil。3. 地址、命令组：地址组包括ADD 、BANK 、RAS 、CAS 、WE 。该组布线要求如下：保持完整的地和电源平面。特征阻抗把握在 50 60 。信号线宽参考具体设计实施细则。信号组与其他非 DDR 信号间距至少保持在 20 mil以上。4. 把握组：把握组包括CS 、CKE 。该组布线要求如下：需要有一个完整的地平面和电源平面作参考。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。二、DDR 信号等长约束由于 DDR 工作频率高，对信号等长有更严格的要求，实际的PCB 设计中对全部信号都进展等长把握是不太现实的，也没有这个必要，依据DDR 的实际工作方式，仅需要实现如下的等长约束，表 1 为一个PCB 设计说明实例：表 1 DDR 等长约束实例电平标准时钟频率信号名称备注SSTL_CLASSI150MCLK_FPGA1_DDR_P CLK_FPGA1_DDR_NDDRII 时钟。每对时钟差分信号等长要求：正负信号之间允许偏差 10milSSTL_CLASSI150MFPGA1_DDR_DQ31:0 FPGA1_DDR_DQS3:0 FPGA1_DDR_DM3:0数 据 组 内 等 长 要 求 公 差+/-25mil。各数据组以时钟线为准，公差+/-500mil。SSTL_CLASSI150MFPGA1_DDR_A12:0FPGA1_DDR_RAS*地址命令线等长要求：对于每片FPGA 与 DDR 。FPGA1_DDR_CAS* FPGA1_DDR_WE* FPGA1_DDR_BANK3:0地址命令组与时钟信号等长公差+/-150mil。依据表 1 所示，DDR 的等长约束只需要四个参数。具体约束界面如图1、2 所示。其中差分时钟之间(CLK_P 与CLK_N)等长不大于 5mil。地址、把握组中每个信号都以时钟(本规章中为CLK_N)为基准，等长差范围设置为150mil。数据组内以DQ0为基准，等长把握在 25mil 以内。各数据组之间，以时钟线为基准， 等长差范围设置为 0-500mil。图 1 时钟、地址等长约束三、电源图 2 数据组等长约束DDR 由于电平摆幅小，对参考电压稳定度要求很高，特别是Vref 和 VTT。VREF 电压作为信号接收端的参考，由于叠加在 VREF 电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。因此要求Vref 具有良好的性能，纹波尽量小(50mV)。目前中兴库中有专用的 DDR 终端匹配电源芯片(LP2996)，既能供给良好的参考电压，也能满足DDR 的上电挨次要求，该芯片的SENSE 引脚还能依据负载处的实际压降进展补偿。布线方面VREF 最好和VTT 在不同平面，以免 VTT 产生的噪声干扰VREF。而且无论是在DDR 把握器端还是DDR 器端，VREF 脚四周都应放置去耦电容，消退高频噪声。VREF的走线宽度应当越宽越好，最好铺铜，假设走线的话宽度应大于20mil。Vtt 为终端匹配电阻的电源，由于具有较大的瞬时电流，设计时应考虑电源额定电流， 对于一片DDR 负载，往往在 2A 到 3A，布线时需铺平面，假设走线则线宽大于应250mil。Vtt 的去耦电容尽量靠近匹配电阻，一般依据两个电阻对应一个电容，假设空间够考虑增加电容。四、匹配由于DDR 信号具有较高翻转率，为了获得更好的信号完整性(减小信号过冲、反射等)， 需要进展传输线阻抗匹配，串连电阻匹配以及终端匹配。以 Cyclone 系列芯片支持的差分电平标准SSTL CLASSI 和 SSTL CLASSII 为例，匹配方式分别如图 3、4 所示：图 3 SSTL CLASS I 差分信号匹配图 4 SSTL CLASS II 差分信号匹配其中差分信号阻抗为单端 50，差分 100。DDR 的全部信号均需要进展阻抗把握。此外对于时钟信号串联终端电阻RS 值在 1533，可选的并联终端电阻 RT 值在 2568 ，其他信号串联匹配电阻RS 值为 O33 ，并联匹配电阻RT 值应当在 2568 。具体匹配电阻值以及电阻位置放置可依据仿真结果进展选择。五、其他总结1. 有效的利用 DDR 内置的 ODT，这样既节约 PCB 空间，又能够获得更好的匹配效果。2. 使用FPGA 做把握器时，在允许的状况尽量使用小的I/O 口驱动电流，一方面减小信号过冲，另一方面可延长DDR 的使用寿命。3. 假设 DDR 使用较高时钟频率，可以考虑只使用终端电阻匹配，由于源端串联电阻会减慢信号翻转速度。4. 当使用多片DDR 并联工作时，布线应留意走线的STUN(比方过孔的位置等)。5. 等长要求依据实际时钟频率有关，时钟频率较高的时候需要进展仿真。6. 对于多片FPGA 并联使用的状况，共用的时钟、地址、把握等信号尽量靠近芯片后再分支。7. 在使用排阻进展匹配的时候，数据组信号的排阻内不能有其他信号组的信号。带你进入 DDR2 的世界:DDR2 内存技术解析尽管目前 DDR2 内存的平台还没有大规模普及，但可以确定的，由于低价LGA775 平台配件不断下降， Intel 与 AMD 的全面支持，DDR2 皇朝的到来只是时间问题。另外，值得我们关注的是，假设只是在频率上进展无休止的竞争的话，那么 DDR 技术终究会曲终人散，DDR 老迈的技术在保持本钱不变的状况下其性能难以有大的突破，而 DDR2 却满足了一些本质上的问题，随着处理器技术的进展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的 DDR2 内存将会大行其道。一、什么是 DDR2？DDR2Double Data Rate 2 SDRAM 是由 JEDEC电子设备工程联合委员会进开放发的生代内存技术标准如图 1，与上一代DDR 内存不同的是，虽然同是承受了在时钟的上升/下降延同时进展数据传输的根本方式，但DDR2 内存却拥有两倍于上一代DDR 内存预读取力气即4bit 数据读预取。也就是说， DDR2 内存每个时钟能够以 4 倍外部总线的速度读/写数据，并且能够以内部把握总线 4 倍的速度运行。图 1，最 DDR2 533 内存二、为何要 DDR2？内存性能，始终是我们所要追求的，从“速度=位宽频率”的内存性能计算公式来看，提高内存性能有两种方式，增加内存总线的位宽或者是提高内存工作的频率。但问题是，现在由于发热量以及设计等方面的限制，导致内存单元无法提高频率，内存总线位宽也不能轻易增加。尽管 DDR400 中的存储阵列工作频率是 200MHz，目前最快的DDR SDRAM 的频率(这里不包括那些超频的内存)到达了 550MHz，它的内部阵列工作频率到达 275MHz，这个频率已经很难再连续提高。此时，就需要一个的内存标准保证内存频率和性能可以稳定的提高，那就是 DDR2 内存。DDR 承受了2 位预取(2-bit prefetch)，也就是2：1 的数据预取，2bit 预取架构允许内部的队列(column)工作频率仅仅为外部数据传输频率的一半。在 SDRAM 中数据传输率完全参考时钟信号，因此数据传输率和时钟频率一样。DDR2 采了 4 位预取(4-bit prefetch)，这就是DDR2 提高数据传输率的关键，可以在不提高内部存储阵列频率的状况下提高数据输出带宽如图 2。图 2，DDR 与 DDR2 工作原理三、DDR2 性能优越DDR2 内存所带来的性能提升是明显的，在同等核心频率下，DDR2 内存实际工作频率是 DDR 内的两倍。这得益于 DDR2 内存拥有两倍于标准DDR 内存的 4BIT 预读取力气。也就是说，虽然 DDR2 与 DDR 一样，都承受了在时钟的上升延和下降延同时进展数据传输的根本方式，但 DDR2 拥有两倍于DDR 的预读取系统命令数据的力气。在同样 100MHz 的工作频率下，DDR 的实际频率为 200MHz，而DDR2 则可以到达 400MHz如图 3。图 3，DDR 与 DDR2 区分另外，在同等工作频率下的 DDR 和 DDR2 内存中，DDR2 内存的延时要慢于 DDR 内存，比方说，DDR 200 和 DDR2-400 具有一样的延迟，而DDR2-400 具有高一倍的带宽。实际上，DDR2-400 和 DDR 400 具有一样的带宽，它们的带宽都是3.2GB/s，但是DDR400 的核心工作频率是 200MHz，而DDR2-400 的核心工作频率是 100MHz，也就是说DDR2-400 的延迟要高于 DDR400。四、功耗更低的 DDR2发热量，始终是急迫解决的问题，尽管目前的 DDR 内存并不需要太高的容量，但对于将来 DDR2 内存的散热就不行无视，举例来说，安装 4GB 内存到插槽中，在峰值调用下内存的发热量将在 35-40W 之间， 虽然这样容量的内存很少见，但在DDR2 平台中，4GB 容量已经不是很希奇的事。因此，需要预先解决这个问题，削减发热量最好就是使用的内存标准。而且内存的工作频率(往往发热量是和工作频率共同增长的)将会得到不断的增加，因此我们也需要尽快解决发热量的问题。尽管 DDR 内存的 FBGA 封装形式可以很好的工作在 200MHz 上，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是 DDR 的核心频率很难突破275MHZ 的缘由，而 DDR2 内存均承受FBGA 封装形式如图 4，FBGA 封装可以供给了更为良好的电气性能与散热性，DDR2 内存的接口针脚为 240pin，而DDR 内存的接口针脚为 184pin，DDR2 内存的电压从原来 DDR 的 2.5 到 2.8v 降到了 1.8v，从而供给了明显的更小的功耗与更小的发热量，芯片温度和写入延迟不定性都得到了下降。为 DDR2 内存的稳定性、超频性以及将来频率的提升供给了有利条件。图 4，DDR2 的FBGA 封装五、DDR2 更的技术在技术方面，与一般 DDR 内存不同的是，DDR2 内存使用了更的技术，其中最主要的是 OCDOff-Chip Driver、ODTOn Die Terminator和Post CAS。OCD 被称为离线驱动调整如图 5，DDR2 通过 OCD 技术可以提高信号的完整性，DDR2 通过调整上拉pull-up/下拉pull-down的电阻值使两者电压相等，使用 OCD 通过削减 DQ-DQS 的倾斜来提高信号的完整性；通过把握电压来提高信号品质。在 I/O Driver 增稳压线路，令充电、放电动作的电压值的误差减至最少，以防止电压不稳定的时候引起资料丧失。图 5，OCD 技术工作原理DDR2 内存本身集成了 ODT 信号终结器如图 6，在并行总线中，信号传输到一端的终点之后不会自动消逝，而会沿着相反的方向反射回去，这样就会与后面传送过来的信号发生碰撞，导致传输数据出错。一般状况下，工作频率越高，信号反射的现象就越严峻，终结器就是用来解决这个问题的，它可以有效的吸取末端信号，防止数据的反射。DDR2 内存直接将终结器整合在内存芯片中，以内部规律的形态存在。假设多条模组一起工作，系统可以自动把握每一条模组中 ODT 功能的开启或关闭，这样我们就不必担忧信号会在第一条模组中就被终结掉，而在后续模组中无法生效的问题。图 6，ODT 信号终结器DDR2 通过引入Post CAS 功能来解决指令冲突问题，Post CAS 是为了提高 DDR II 内存的利用效率而设定的。Posted CAS 是指将 CAS读/写命令提前几个周期、直接插到 RAS 信号后面的一个时钟周期如图 7。这样CAS 命令可以在随后的几个周期内都能保持有效，但读/写操作并没有因此提前，总的延迟时间也没有转变。由于 CAS 信号放在了 RAS 信号后面一个时钟周期，它的好处在于可以彻底避开信号冲突、提高内存使用效率。但这种功能的效果只有在读写极其频繁的环境下才能得到表达，假设是一般应用，Posted CAS 反而会增加读取延迟、令系统性能下降。用户通过调整主板 CMOS 中的设置，来把握Posted CAS 功能开启或关闭。图 7，Post CAS 工作原理