ADF4113的主要技术特性.doc

基于ADF4113的锁相环电路设计仿真
一、ADF4113的主要技术特性
ADF4113是由一个低噪声的数字鉴频鉴相器（PDF，Phase Frequency Detector），一个精确的充电泵，一个可编程的基准分频器R，可编程的A、B计数器以及一个双模潜质分频器（P/P+1）组成。A（6位）和B（13位）计数器与双模前置分频器（P/P+1）连接，能实现一个分频比为N的分频器（N=BP+A）。除此之外，14位的基准分频器R允许在PFD的输入端选择REFin的输入频率。ADF4113频率合成器与外部的环路的环路滤波器和压控振荡器可以实现一个完整的锁相环路。
ADF4113的电源电压为2.7~5.5V，独立的充电泵电源电压（VP）允许在3V的系统中使用外部的调谐电压，充电泵电流和反向脉冲宽度可编程。可编程双模式前置分频器，其分频器频率为64/65,并具有3线式串行接口、模拟和数字锁定检测、硬件和软件控制的低功耗模式。
二、 ADF4113的内部结构和工作原理
ADF4113的内部结构方框图如图所示1。

图1
1.基准信号输入电路
基准信号输入电路,其中，SW1和SW2是常闭的开关，SW3是常开的开关。启动低功耗模式时，SW3被关闭，而SW1和SW2被打开。这确保了在低功耗模式时，REFin引脚不能载入数据。
2.射频输入电路
射频输入电路是一个射极跟随器的二级限幅放大器，产生前置分频器所需要的电流型逻辑电路（CML）时钟电平信号。
3.前置分频器（P/P+1）
双模前置分频器与A、B计数器一起使用，能形成大的分频比N（N=BP+A）。双模前置分频器工作在电流型逻辑电路（CML）点评，对从RF的输入部分来的始终信号进行分频，并为CMOS的A和B计数器设定可控制的频率。前置分频器是基于一个同步的4/5分频器内核。
4.A和B计数器电路如图2所示。
A和BCMOS计数器与双模前置分频器组合，允许在锁相环反馈计数器中有一个宽范围的分频比。当前置分频器输出小于或等于200MHZ时，计数器处于正常工作情况下。因此，对于一个2.5GHZ的RF输入频率，前置分频器的分频值16/17是有效的，8/9是无效的。
前置分频器
P/P+1
13位B计数器
6位A计数器

图2
5.R计数器
14位计数器为鉴频鉴相器基准时钟允许的输入基准频率分频，分频比为1~16383。
6.鉴频鉴相器和充电泵
PDF利用计数器和计数器的输入，产生一个与相位和频率差成比例的输出。PDF包括一个可编程器件，此器件控制反向脉冲的宽度。这个反向脉冲信号能确保信号在的转移函数、最小相位噪声与基准信号的寄生信号上没有死区。该延迟信号在基准计数器所存的ABP2和ABP1位控制脉冲的宽度。
三、 基于ADF4113的锁相环电路设计
1.锁相环的基本原理
锁相环路是一种反馈控制电路，简称锁相环（PLL, Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住. 锁相环通常由鉴相器（PD, Phase Detector）、环路滤波器（LF, Loop Filter）和压控振荡器（VCO, Voltage Controlled Oscillator）三部分组成。基本原理框图如图3所示。

图3
2. 频率合成器原理
    如图4所示，PLL频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。当环路处于锁定时，有f1=f2，因为f1=fr／M，f2=f0/N，所以有f0=Nfr/M。只要改变可变分频器的分频系数N，就可以输出不同频率的信号。

图4
3.PLL频率合成电路如图5所示。
图5
四、滤波器及电路参数设置
参数设计：最小输出频率为100MHz，最大输出频率130MHz，量阶为25kHz，设计频率为114.0175MHz。Vco为普通压控振荡器，Kv为12MHz/V环路滤波器带宽为2.5KHz,相位余量为45°。
可编程设计:
System: min freq 100MHz
Max freq 130MHz
Channel spc. 25.00kHz
PD Freq. : 25.0kHz
Ref Divider 400
Design Freq 114.0175MHz
Reference: custom
Frequency 10.0MHz
Phase Noise None
VCO: custom
Tuning Law: Kv(ideal)
Kv 12.0MHz/V
f(v0) 115MHz
vo 2.50v
Input Cap. OF
Phase Noise None
Chip: ADF4113
Mode Normal
Main Divider:
Prescaler P 8
Min ctgs div. Not Used
Counter Bits 13
Min value 24
Max Freq 4.00GHz
Max PS Out Freq 200MHz
Min Freq. 0Hz
Ref Divider:
Counter Bits 14
Min value 1.00
Max Freq. 104MHz
Min Freq. 0Hz
Phase Detector: Charge Pump
Rset: 4.70k
Vx 23.5V
RO 0
Rset Min 2.70k
Rset Max 10.0k
Rset Nom 4.70k
CP Current 5.00mA
Polarity positive
Leakage 0A
AB Pulse 3.00ns
Vp 5.00V
Vmin 0V
Vmax 5.00V
Max Freq. 55.0MHz
PN Floor -217dBc/Hz
Lock Detect: Analogue 0D
Vlow 0V
Speedup Mode None
Loop Filter: CPP_2C
Specify Phase Margin
Loop Bandwidth 2.50kHz
Phase Margin 45.0deg
Zero Loc. 1.04kHz
Pole Loc. 6.04kHz
C1 22.1nF
R1 1.44k
C2 107nF
Lock Detect: Analogue 0D
R20 3.00k
R21 480k
C20 3.33n
Vcc 5.00V
FreqDomain:
Min Freq 10.0Hz
Max Freq 1.00MHz
Pts per Decade 10
Analysis at: 114.025MHz
Int(N) 4561
TimeDomain:
Type Freq Change
Start Frequency 100MHz
New Frequency 130MHz
Stop Time 2.14ms
Max Time Step 2.00us

五、仿真结果分析说明
1.Design1 analysed at 06/02/11 14:38:27
PLL Chip is ADF4113
VCO is custom
Reference is custom
Loop Filter designed at a VCO frequency of 114.02MHz with a Kv of 12.0MHz/V
Frequency Domain Analysis of PLL
Analysis at PLL output frequency of 114.025MHz
Phase Noise Table
Freq Total VCO Ref Chip Filter
100 -99.74 -- -- -99.81 -117.7
1.00k -95.06 -- -- -97.73 -98.45
10.0k -112.1 -- -- -116.5 -114.1
100k -151.9 -- -- -156.3 -153.8
1.00M -191.9 -- -- -196.3 -193.8
Reference Spurious
Noise and Jitter Calculations include the first 10 ref spurs
First three spurs: -300 dBc -300 dBc -300 dBc
Fractional-N Spur Estimate (worst case)
Phase jitter using brick wall filter
from 10.0kHz to 100kHz
Phase Jitter 0.01 degrees rms
ACP - Channel 1
Channel 1 is centred 25.0kHz from carrier with bandwidth 15.0kHz
Power in channel = -84.7dBc
---- End of Frequency Domain Results ----
Transient Analysis of PLL
Frequency change from 100MHz to 130MHz
Simulation run for 2.14ms
Frequency Locking
Time to lock to 1.00kHz is 1.26ms
Time to lock to 10.0 Hz is 1.76ms
Phase Locking (VCO Output Phase)
Time to lock to 10.0 deg is 1.25ms
Time to lock to 1.00 deg is 1.53ms
Lock Detect Threshold
Time to lock detect exceeds 2.50 V is 1.48ms
---- End of Time Domain Results ----

2.仿真波形分析
（1） 时域分析
1.频率暂态响应曲线为：

暂态时间约为0.75ms，峰值时间为0.3ms,结束时间为2.14ms

2.相位误差相应为：

在1.6ms时，相位误差趋于零。

3.频率误差响应为：
.
频率误差随时间不断减小。

（2）频域分析
下图分别为在114MHz时的开环增益和闭环增益：