本科生期末试卷.doc

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一． 选择题（每小题1分，共10分）。
1． 我国在______年研制成功了第一台电子数字计算机，第一台晶体管数字计算机于______年完成。
A 1946， 1958 B 1950， 1968 C 1958，1961 D 1959， 1965
2． 定点16位字长的字，采用2的补码形式表示时，一个字所能表示的整数范围______。
A - 215 — +（215 – 1） B -（215 – 1）— +（215 – 1）
C -（215 + 1）— +215 D -215 — +215
3． 定点计算器用来进行_______。
A 十进制数加法运算 ；
B 定点数运算 ；
C 浮点数运算 ；
D 既进行定点数运算也进行浮点数运算；
4． 某DRAM芯片，其存储容量为512K×8位，该芯片的地址线和数据线数目为______。
A 8， 512 B 512， 8 C 18， 8 D 19， 8
5． 双端口存储器所以能高速进行读 / 写，是因为采用______。
A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件
6． 二地址指令中，操作数的物理位置可安排在______。
A 栈顶和次栈顶 B 两个主存单元 C 一个主存单元和一个寄存器 D 两个寄存器
7． 在某CPU中，设立了一条等待（WAIT）信号线，CPU在存储器周期中T的φ的下降沿采样WAIT线，请在下面的叙述中选出正确描述的句子：______。
A 如WAIT线为高电平，则在T2周期后不进入T3周期，而插入一个TW周期 ；
B TW周期结束后，不管WAIT线状态如何，一定转入了T3周期 ；
C TW周期结束后，只要WAIT线为低，则继续插入一个TW周期，直到WAIT线变高，
才转入T3周期 ；
D 有了WAIT线，就可使CPU与任何速度的存贮器相连接，保证CPU与存贮器连接
时的时序配合；
8．描述Future bus+总线中基本概念不正确的句子是______。
A Future bus+ 总线是一个高性能的同步总线标准 ；
B 基本上是一个异步数据定时协议 ；
C 它是一个与结构、处理器、技术有关的开发标准 ；
D 数据线的规模在32位、64位、128位、256位中动态可变 ；
9．CD—ROM光盘是______型光盘，可用做计算机的______存储器和数字化多媒体设备。
A 重写， 内 B 只读， 外 C 一次， 外 D 多次， 内
10．在单级中断系统中，CPU一旦响应中断，则立即关闭______标志，以防本次中断服
务结束前同级的其他中断源产生另一次中断进行干扰。
A 中断允许 B 中断请求 C 中断屏蔽 D 中断保护
二． 填空题(每小题3分，共24分)
1．对存储器的要求是A.______，B.______，C.______。为了解决这方面的矛盾，计算机采用多级存储体系结构。
2．指令系统是表征一台计算机A.______的重要因素，它的B.______和C.______不仅直接影响到机器的硬件结构而且也影响到系统软件。
3．CPU中至少有如下六类寄存器A.______寄存器，B.______计数器，C.______寄存器，通用寄存器，状态条件寄存器，缓冲寄存器。
4．当代流行的标准总线追求与A.______、B.______、C.______无关的开发标准。
5．VESA标准是一个可扩展的标准，它除兼容传统的A.______等显示方式外，还支持B.______ 象素光栅，每像素点C.______颜色深度。
6．中断处理要求有中断A.______，中断B.______产生，中断C.______等硬件支持。
7．存储A.______，并按B.______顺序执行，这是C.______型计算机的工作原理。
8．若[ x1 ]补 = 11001100， [x2 ]原 = 1.0110 ，则数x1 和x2的十进制数真值分别是A.______和B.______。
三． （11分） 如图B10.1所示，某SRAM的写入时序图，其中R / W 是读写命令控制线，当R / W 线为低电平时，存贮器按给定地址把数据线上的数据写入存贮器。请指出图中写入时序的错误，并画出正确的写入时序图。
图 B 10.1
四.（11分）由S，E，M三个域组成的一个32位二进制字所表示的非零规格化浮点数x，其值表示为 ：
x = （ -1 ）S ×（ 1.M ）× 2E – 128
问：其所表示的规格化的最大正数、 最小正数、 最大负数、 最小负数是多少？
五.（11分）某计算机的数据通路如图B10.2所示，其中M—主存， MBR—主存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。

图 B 10.2
六.（11分）如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出时序产生器逻辑图。
七.（11分）已知cache / 主存系统效率为85% ，平均访问时间为60ns，cache 比主存快4倍，求主存储器周期是多少？cache命中率是多少？
八.（11分）某I / O系统有四个设备：磁盘（传输速率为500000位/ 秒），磁带（200000位/秒）， 打印机（2000位/秒）， CRT（1000位/秒），试用中断方式，DMA方式组织此I / O系统。（画出包括CPU部分总线控制在内的I / O方式示意图，并略作文字说明）。

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