基于TSV的3D IC层次化物理实现技术.pdf

第 50 卷 第 8 期2 0 2 3 年 8 月Vol.50，No.8Aug.2 0 2 3湖 南 大 学 学 报（自 然 科 学 版）Journal of Hunan University（Natural Sciences）基于TSV的3D IC层次化物理实现技术迟元晓 1，2，王志君 3，梁利平 3，刘丰满 1，邱昕 1（1.中国科学院 微电子研究所，北京 100029；2.中国科学院大学 集成电路学院，北京101408；3.北京邮电大学 集成电路学院，北京 100876）摘 要：随着集成电路特征尺寸逼近物理极限，硅通孔（TSV）实现层间互连的三维集成电路（3D IC）成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟，难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此，本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先，用热应力模型将三维硅通孔投影成二维阻挡层，从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现；其次，针对超大尺寸基板芯片的时序收敛困难问题，提出了一种标准单元布局方法，通过在版图中划定若干固定放置区用于限定关键时序单元的摆放，并迭代确定这些关键单元在固定放置区中的位置，实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计，结果表明，相比传统的设计流程，提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求，验证了所提出的3D IC物理设计流程的可行性.关键词：硅通孔；三维集成电路；大尺寸芯片；版图设计中图分类号：TN431.2 文献标志码：AA Hierarchy Physical Design Technique for TSV-based 3D Integrated CircuitsCHI Yuanxiao1，2，WANG Zhijun3，LIANG Liping3，LIU Fengman1，QIU Xin1（1.Institute of Microelectronics of Chinese Academy of Science，Beijing 100029，China；2.School of Integrated Circuits，University of Chinese Academy of Science，Beijing 100190，China；3.School of Integrated Circuits，Beijing University of Posts and Telecommunications，Beijing 100876，China）Abstract：As the feature size of integrated circuits approaches the physical limit，through-silicon-via-based three-dimensional integrated circuits（3D ICs）have become a trend to continue Moore s Law.However，existing EDA tools，technology libraries and design methodologies are far from mature enough to achieve timing convergence of ultra-large-size interposers of 3D ICs.To address this issue，a new implementation flow for physical design of TSV-based 3D ICs using conventional EDA tools is proposed.Firstly，a thermal stress model is employed to project the silicon vias into 2D blockages，thereby dividing the entire 3D IC into several 2D ICs with blockages.Each of 收稿日期：2022-09-20基金项目：国家自然科学基金资助项目（U21A20504），National Natural Science Foundation of China（U21A20504）作者简介：迟元晓（1997），女，山东潍坊人，中国科学院大学博士研究生 通信联系人，E-mail：文章编号：1674-2974（2023）08-0134-07DOI：10.16339/ki.hdxbzkb.2023278第 8 期迟元晓等：基于TSV的3D IC层次化物理实现技术these 2D ICs can be implemented by traditional EDA tools，respectively.Secondly，to address the timing convergence difficulties of ultra-large-size interposers，this paper puts forward a new method，which first creates a couple of bounds throughout the layout and then iteratively moves pipeline cells affecting timing greatly between the bounds.Cells in bounds are not permitted to move during placement.This approach ensures a more organized initialization and reduces disorder，thus enabling convergence to be achieved.The whole flow is applied to the physical implementation of a practical 3D integrated circuit.The experimental results show that the proposed flow can optimize both the worst negative slack and the total negative slack by more than 98%compared with the original flow.Consequently，timing convergence is accomplished，and the feasibility of the proposed design flow is proved.Key words：through silicon via；three-dimensional integrated circuits；large-size chip；integrated circuit layout随着集成电路深入发展，晶体管特征尺寸逼近物理极限，三维集成通过垂直堆叠得到更高的集成度，已成为延续摩尔定律的有力保障.三维集成根据实现方式的不同分为两种：硅通孔（Through Silicon Via，TSV）连接预实现二维芯片的堆叠式三维集成（Three-dimension Intergrated Circuit，3D IC）和垂直生长多器件层的单片集成（Monolithic 3D IC，M3D）.M3D通过在传统晶圆上外延生长结晶硅制作新的器件层，层间由纳米级过孔互连，可使芯片面积减半，互连总长减少2/31.但这种方式需要从根本上研发新工艺，成本高且良率低；高层衬底较薄，不仅会带来可靠性问题，还会与上下的金属层发生耦合，带来大量噪声；基于TSV的三维集成是二维芯片的垂直堆叠，可在已有工艺节点进行，无须开发新工艺，是目前三维集成电路的主流，其实现方式是利用TSV实现多层芯片之间的互连，这些芯片包括作为“底座”的基板芯片和通过TSV连接在其上的多个功能芯片.通常，将基板芯片不含有源器件的三维堆叠称作“2.5D”集成，相比传统方式，其优势是各芯片通过TSV在基板芯片互连，大幅缩短了连线长度，但集成度提高有限2；基板芯片与功能芯片均包含有源器件的集成方式被称为“3D”集成，又叫“3D IC”，可大幅度提高芯片集成度、缩短连线长度，充分发挥三维集成的优势.然而，有源芯片作为基板芯片的集成方式给3D IC的物理设计带来了困难为了实现3D IC的物理设计，需要布局布线工具EDA（Electronic Design Automatic）以及工艺库的支持，EDA工具将TSV与标准单元、宏单元共同布局布线.虽然目前已有支持三维集成的EDA工具（如Synopsys的3D Compiler）与工艺（如3D Fabric），但其应用范围局限在存储器件、图像传感器等特定领域，面向3D IC设计的工具与工艺库目前尚不成熟.因此，很多研究者在探索利用二维布局布线工具及设计方法达成3D IC的物理实现.Panth等3提出将设计等比缩小进行二维实现，再分层并恢复原尺，能实现较好的理论结果，但准确度不高且需要更先进节点的支持，成本高、难度大；Ku等4先将面积扩大为三维设计所要求面积的两倍，在二维完成物理设计后再根据面积进行划分，这一方法避免了缩放，但会过约束时序；Bamberg等5首次实验不对工具进行缩放与扩展，直接用二维工具实现三维电路的设计，但是所提方法具有较强局限性，只能分层处理宏单元和标准单元.基于TSV的3D IC设计面临的另一个问题是3D IC基板芯片要承载多个小芯片的通孔供电、互连和单元布线，使3D IC基板芯片物理版图尺寸很大.这一尺寸有时会大到超过传统EDA工具的搜索优化范围，导致 3D IC 基板电路的物理版图时序收敛很困难.为此，本文提出了一种用现有二维的EDA工具完成基于TSV的3D IC物理版图设计流程，解决了三维集成中超大尺寸基板芯片设计的时序收敛问题.该物理版图设计流程的主要内容包括两部分：首先，应用热应力模型将三维硅通孔投影成二维的阻挡层，从而将三维集成电路设计转化成若干含阻挡层的二维集成电路设计分别实现；其次，针对超大尺寸基板芯片的时序收敛困难问题，提出了一种棋盘格标准单元布局方法，通过在版图中划定若干固定放置区用于限定关键时序单元的摆放，并迭代确定这些关键单元在固定放置区中的合理位置，进而实现大尺寸芯片版图设计的时序收敛.135湖南大学学报（自然科学版）2023 年1 基于TSV的3D IC的二维实现流程基于TSV的3D IC，由于其本质是二维电路的堆叠，因此通过合理的方法模拟TSV，可以在二维布局布线工具中完成其物理设计.1.1 TSV的应力简化模型TSV根据工艺顺序的不同分为两种：前道工艺前的“先通孔”和后道工艺后的“后通孔”6-7.先通孔受热可靠性限制不支持铜作为填充材料，而后通孔只需满足打孔与减薄带来的应力问题，是主流做法.通常将TSV外受热应力影响不能制作器件的区域称为阻止区（Keep-Out Zone，KOZ），定量表征为 TSV周围载流子迁移率变化超过5%的区域.然而，对于高频率设计，5%的迁移率变化仍可能导致时序分析的失败.因此，采用文献 8 中提出的“应力影响区”概念，认为热应力影响区为TSV外的硅衬底中应力大于 5 MPa的区域，超出该区域的其他部分可忽略TSV热应力对载流子的影响.在版图设计过程中，约束热应力影响区内不放置器件8，以保障芯片的时序安全.采用基于准 3D Kane-Mindlin 理论提出的 TSV热应力解析模型，该模型适用于不同介质和金属材料的TSV，有限元分析法证实该模型误差较小9.柱坐标下的TSV应力解析表达式满足式（1）：prr=2p3p+2pp+2pap-2pbpr2-2pI1()Aprcpr+2pK1()Aprdpr；eprr=ap-bpr2+ApI0()Apr-1rI1()Aprcp+ApK0()Apr+1rK1()Apr dp（1）式中：r表示柱坐标系中的极坐标，p的上、下标代表TSV中不同填充区域，prr表示极坐标为r处的热应力，eprr表示该处的应变，Ap、p、p为工艺参数，I0和I1分别是第一种 0阶和 1阶修正贝塞尔方程，K0和K1分别是第二种0阶和1阶修正贝塞尔方程，ap、bp、cp、dp是可求解的常数9，求解出这些常数后，即可估算“应力影响区”的半径r.将三维的TSV化简至二维，采用图 1所示方法，图中r代表 TSV 的半径，r代表“应力影响区”的半径，将三维的同轴TSV及应力影响区垂直投射到平面上，并将以r为半径的圆的外切正方形定义为不允许布局的阻挡层，这些阻挡层可在二维布局布线工具中替代三维的TSV，同时不会引入额外的设计规则检查，使得二维工具、工艺库可完成三维集成电路的物理设计.1.2 时序问题与影响因素在三维集成的物理设计过程中，基板芯片存在以下两个特征：1）与传统二维芯片相比，基板芯片的尺寸需大于与之集成的多个功能芯片的尺寸之和，故尺寸通常在20 mm以上2，远大于传统硅芯片尺寸；2）TSV及应力影响区内，不允许放置单元.为了探究版图的尺寸和TSV的存在对时序的影响，基于一个需要完成物理版图设计并交付流片的实际三维网络路由集成芯片的基板芯片项目，设计了两组对比实验，分别进行布局.用于验证的设计情况如下：a）设计要求芯片的时钟频率为 314 MHz，对于布局后无法满足314 MHz约束的路径，认定其有时序违例.b）本设计含有四个完全相同的功能芯片，名为“PED”，其尺寸为长 9.6 mm、宽 9.6 mm.为满足芯片之间的互连要求，基板芯片（名为“AID”）尺寸大于所有功能芯片尺寸之和，选定本设计基板芯片的尺寸为长22 mm、宽21 mm.c）TSV的数目需要满足两个约束条件，一是数量要足够用于实现芯片之间的互连，二是需要满足厂商对于TSV数目的开口率要求.对于本实验所用设计，TSV的合理数目为5 000个左右.首先，在均不放置TSV的条件下，分别采取原尺寸长 22 mm、宽 21 mm和缩小后长 14 mm、宽 14 mm的规格进行布局，验证尺寸对时序的影响.结果如表1所示，表中最差负时序裕量（Worst Negative Slack，WNS）与总负时序裕量（Total Negative Slack，TNS）是衡量时序质量的重要指标，其数值越小，代表时序质量越差.表1证明过大的尺寸会使得时序恶化，WNS图1 硅通孔二维模型提取Fig.1 Through silicon via instanclization136第 8 期迟元晓等：基于TSV的3D IC层次化物理实现技术和TNS都因尺寸过大而大幅度恶化.其次，验证TSV对时序的影响，基板芯片“AID”采用常规尺寸，长22 mm、宽 21 mm，在放置与不放置 TSV的不同条件下分别布局，结果如表2所示.对于同样尺寸的基板芯片“AID”，带有TSV的布局结果相比不带TSV的布局结果，WNS和TNS均变得更差.由以上两组对比实验的结果可知，TSV的存在、过大的尺寸都会使时序恶化.1.3 基于TSV的三维集成电路的二维实现流程层次化是当前超大规模集成电路物理设计的常用方法10.其流程是：首先，将复杂电路划分出多个子模块，分别进行物理实现；其后，在顶层将已经预实现的子模块当作宏单元使用.层次化设计方法的优点是减少顶层设计载入数据的规模、优化时序、缩短迭代时间.3D IC的目标应用领域如网络路由、人工智能、高性能计算等，功能复杂且大都包含重复运算模块，十分适用层次化设计方法.本文提出了一种优化的设计流程，借助硅通孔应力模型在二维平面的投影，将三维集成电路拆分成若干二维集成电路，分别由传统二维EDA工具进行物理实现.如图2所示，左侧为传统的3D IC物理设计流程，右侧为本文提出的优化流程.进行物理实现的第一步为环境搭建，传统流程需要TSV的工艺信息、可处理TSV的三维EDA工具，这都是目前尚未成熟的领域，对于流片设计风险较高.而本文所提流程的建库需求同传统二维流程.第三步、第四步与第一步相似，传统流程需要支持三维布局布线的EDA工具，要解决TSV带来的复杂设计规则检查问题，而本文所提流程可在成熟的二维EDA工具中完成各芯片的布局布线，不会引入TSV相关的设计规则检查.同时，为了解决1.2节中提到的超大尺寸的基板芯片物理设计过程中时序收敛困难的问题，在传统流程的基础上增加了第二步内容，对于含有大量TSV的超大尺寸基板芯片，采用层次化的设计流程，叠加“棋盘格”时序优化算法，完成时序收敛的物理设计.“棋盘格”算法的内容将在后文介绍.2 棋盘格算法2.1 解析布局布局布线工具（Cadence 的 Innovus、Synopsys 的IC Compiler）均采用解析算法求解布局问题11-12.解析布局共分三步，依次为总体布局、合法化和详细布局，其中总体布局通过优化目标解析函数确定单元的大致位置，是解析布局中最关键的一步，目标函数表达式为：minW inW(ei；W)+D(W)（2）式中：W(ei；W)代表加权平均线长，D(W)代表密度惩罚函数，在密度的约束下，全局布局调节单元摆放至总线长最小.布局是一个优化迭代的过程，迭代开始前，先对设计进行初始化，将所有可移动单元随机摆放在布局区域内，在此基础上进行全局布局的迭代优化.对于大尺寸的基板芯片，初始化的无序度较高，同时迭代步长搜索的空间范围有限，导致全局布局无法在限定迭代次数内达到收敛态.因此，设法实表1 不同尺寸对时序的影响Tab.1 Timing results of different layout sizes版图宽度/mm1422版图高度/mm1421硅通孔无无最差负时序裕量/ns-0.208-0.986总负时序裕量/ns-68.17-1 989.07表2 有无硅通孔对时序的影响Tab.2 Timing results with or without TSV版图宽度/mm2222版图高度/mm2121硅通孔无有最差负时序裕量/ns-0.986-1.25总负时序裕量/ns-1 989.07-3 025.02图2 基于TSV的三维集成电路的实现流程Fig.2 Flow of TSV-based 3D IC implementation137湖南大学学报（自然科学版）2023 年现合理的初始化，可以帮助全局布局更好地摆放单元、收敛时序.基于此，我们提出了一种优化的迭代时序收敛方法“棋盘格”算法.2.2 “棋盘格”算法TSV在芯片中是以阵列形式存在的13，子模块在TSV阵列以外区域摆放，如图3所示.图中砖形填充方块代表预实现的宏单元，竖线形填充方块代表TSV阵列.对于采取层次化方法的超大尺寸基板芯片，由于子模块内部时序收敛，其时序问题主要出现在子模块与子模块之间的互连.子模块间的互连需要多级流水单元，当基板芯片尺寸过大时，解析布局算法难以在限定迭代周期内求得流水单元的合理位置，从而产生时序不收敛问题.由于解析布局是在初始化的基础上，向目标函数更优方向迭代，若在初始化阶段确定流水单元的合理位置，即可发挥解析布局的优势，在较短迭代次数内求得时序收敛的解.本文提出“棋盘格”算法，即是通过迭代，求解流水单元整个布局区域的合理位置，并在解析布局的初始化阶段就将其放置到合理位置附近，帮助工具快速完成时序收敛的布局.“棋盘格”算法，是将子模块外互连区域划分成M N的“棋盘格”，如图3所示，每个球形填充区域代表一个“棋盘格”的格点，每个格点划定为一个固定放置区间.这些固定放置区间内摆放子模块间互连的流水单元.在工具布局过程中，固定放置区间内部的单元位置固定，不允许移动；工具布局结束后，根据反馈，调节这些单元的位置，决定继续保持在原固定放置区间内或向邻近格点跳动.调整完毕后，在调整后的基础上开启新一轮布局迭代，直至达到预期时序结果.“棋盘格”算法的具体算法流程如表 3所示.2.3 时序收敛流程结合前文提到的层次化流程和“棋盘格”算法，本文所提出的时序收敛方法步骤如下.第一步：将大尺寸基板芯片逻辑划分成若干子模块；第二步：分别实现子模块，供顶层调用；第三步：用“棋盘格”算法优化顶层布局时序；第四步：利用二维布局布线工具完成后续物理设计.3 实验验证3.1 实验平台采用某三维集成的网络路由芯片对本文提出的方法进行验证，基板芯片“AID”通过TSV与四个功能芯片进行互连，时钟频率为314 MHz，其中基板芯片尺寸为长22 mm、宽21 mm.网络路由是3D IC发展的主要驱动之一，故本设计具有代表性.选用 55 nm CMOS工艺，TSV 半径为 5 m，填充金属为铜，介质材料二氧化硅，由式（1）的估算，近似取r为20 m.使用Synopsys IC Compiler对基板及与之互连的功能芯片分别进行物理实现，其中基板芯片“AID”应用本文提出的时序收敛方法.图3 层次化基板芯片示意图Fig.3 Schematic of hierarchical interposer chip表3 “棋盘格”算法流程Tab.3 Steps of proposed algorithm算法算法1：“棋盘格”布局优化算法输入输入：物理设计；收敛判据W；迭代上限T；时序路径数目N输出输出：时序优化的布局结果1 初始化迭代次数t12 初始化棋盘格，将互连流水单元随机散落并固定在棋盘格点3 在2条件下进行布局，并输出WNS、N条最差路径及其slack4 while（WNS W）and（t T）do5 for i=1 to N do6 if slack W do7 if（路径起点在子模块）do8 终点流水单元移向靠近起点的格点9 else if（路径终点在子模块）do10 起点流水单元移向靠近终点的格点11 else do12 起点流水单元移向靠近终点的格点13 else do14 keep15 改变后的“棋盘格”布局进行新一轮的布局迭代16 t t+117 return 时序优化的布局结果138第 8 期迟元晓等：基于TSV的3D IC层次化物理实现技术3.2 实验验证与结果3.2.1 层次化实验结果为验证层次化方法对时序的优化作用，利用“AID”进行如下对比实验.实验一：将“AID”划分出若干子模块，分别实现后“AID”顶层布局；实验二：按照实验一中子模块内的宏单元规划在“AID”相应位置直接放置各个宏单元，随后在“AID”布局.表4为对比实验的结果，该结果表明层次化方法对时序有一定优化作用.3.2.2 “棋盘格”算法实验结果采用“棋盘格”算法对前述采取层次化设计流程的大尺寸基板芯片“AID”进行布局，优化迭代过程结果如图4和图5所示，最差负时序裕量从-1.25 ns优化到-0.016 ns，总负时序裕量从-3 025 ns优化到-8.9 ns，分别优化了 98.7%和 99.7%，使极不收敛的设计达到了收敛要求.3.3 流片前检查结果利用本文提出的设计方法，以二维布局布线工具Synopsys IC Compiler完成了某三维芯片的物理设计.简化至平面的二维TSV模型未引入设计规则违例，层次化流程与“棋盘格”算法解决了基板芯片“AID”的时序不收敛问题.该设计已交付流片，图6为交付的“AID”的版图.4 结论本文提出了一种以传统EDA二维布局布线工具实现基于TSV的三维堆叠芯片（3D IC）的物理设计流程，采用热应力模型对三维的TSV进行二维投影，使其可用二维工具处理，相比文献 1-2 省去了缩放流程，且不局限于文献 3 中逻辑与存储分层实现，更具通用性；使用层次化流程结合“棋盘格”算法，解决 TSV 限制的大尺寸基板芯片版图设计的时序问题，使原本无法时序收敛的设计最终达到时序收敛要求.本文所提的设计流程已经投入实际应用中，完成了一款大尺寸TSV 3D IC基板芯片的设计并已交付流片.参考文献1ZHOU L L，WAKAYAMA C，PANDA R，et alImplementing a 2-Gbs 1024-bit-rate low-density parity-check code decoder 表4 层次化对比结果Tab.4 Hierarchical comparative result层次化设计方法否是最差负时序裕量/ns-1.434-1.25总负时序裕量/ns-5 290.23-3 025.02图4 最差负时序裕量优化结果Fig.4 Optimization result of worst negative slack图6 大尺寸基板芯片“AID”的版图Fig.6 Layout of interposer chip“AID”图5 总负时序裕量优化结果Fig.5 Optimization result of total negative slack139湖南大学学报（自然科学版）2023 年in three-dimensional integrated circuits C/2007 25th International Conference on Computer Design Lake Tahoe，CA，USA：IEEE，2008：194-2012刘晓阳，刘海燕，于大全，等硅通孔（TSV）转接板微组装技术研究进展 J 电子与封装，2015，15（8）：1-8LIU X Y，LIU H Y，YU D Q，et alDevelopment of micropackage technology for through silicon via（TSV）interposer J Electronics&Packaging，2015，15（8）：1-8（in Chinese）3PANTH S，SAMADI K，DU Y，et al Shrunk-2-D：a physical design methodology to build commercial-quality monolithic 3-D ICsJ IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，2017，36（10）：1716-17244KU B W，CHANG K，LIM S KCompact-2D：a physical design methodology to build two-tier gate-level 3-D ICsJ IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，2020，39（6）：1151-11645BAMBERG L，GARCA-ORTIZ A，ZHU L J，et alMacro-3D：a physical design methodology for face-to-face-stacked heterogeneous 3D ICsC/2020 Design，Automation&Test in Europe Conference&Exhibition（DATE）Grenoble，France：IEEE，2020：37-426张宁晶圆级三维集成电路关键技术和研究进展 J 集成电路应用，2017，34（5）：68-71ZHANG NResearch developments and key technologies of wafer level three dimensional integrated circuits J Application of IC，2017，34（5）：68-71（in Chinese）7CHEN Y R，CHEN H M，LIU S YTSV-based 3D-IC placement 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