硅基低压MOSFET器件漏电失效分析.pdf

2023年5月电子工艺技术Electronics Process Technology第44卷第3期47摘要：硅基低压MOSFET器件广泛应用于小电流驱动、电源控制模块等高科技领域，MOSFET器件失效主要是由生产过程中的工艺异常或缺陷导致。本文介绍了热点分析/聚焦离子束-扫描电镜的高精度检测方法，该方法可快速检查沟槽MOSFET器件电学性能及膜层结构失效。本文结合沟槽MOSFET的制备流程，阐明了由于多晶硅淀积工艺异常及过量刻蚀所导致的管芯边缘区域漏电失效并分析了其中原因，列举了改善及预防措施细则，为进一步优化刻蚀沉积设备提供了工艺依据。关键词：功率器件；漏电测试；沟槽工艺；刻蚀中图分类号：TN605文献标识码：文章编号：1001-3474（2023）03-0047-03Abstract:Silicon based low voltage MOSFET devices have intensive applications in high-tech fi elds such as low current driven components and power control modules.The failures of MOSFET devices are mainly caused by process exception or defects in the production process.A high-precision detection method via Hotspot analysis/FIB-SEM is discussed,by which electric properties and layer structure failure of trench MOSFET devices are checked quickly.In context of trench MOSFET devices manufacturing process,edge and pick-up area electricity leakage failure caused by polycrystalline silicon deposition process exception and over etching is elucidated.The methods to prevent and improve such failure for further updates of etching and deposition equipment are listed.Keywords:power device;current-leakage failure analysis;trench process;dry etchDocument Code:A Article ID:1001-3474(2023)03-0047-03硅基低压MOSFET器件漏电失效分析Leakage Failure Analysis of Silicon-based Low Voltage MOSFET Devices陈丹旻1，吕文利1，陈龙2，陈峰武1，龚欣1，龚肖1，邵义东1CHEN Danmin1,LYU Wenli1,CHEN Long2,CHEN Fengwu1,GONG Xin1,GONG Xiao1,SHAO Yidong1（1 湖南烁科晶磊半导体科技有限公司，长沙 410111；2 中国电子科技集团公司第四十八研究所，长沙 410111）(1 Hunan SemicoreVac Co.,Ltd.,Changsha 410111,China;2 The 48th Research Institute of CETC,Taiyuan 030024,China)0 引言伴随光伏新能源、智能电动汽车及5G通信市场的蓬勃兴起，功率半导体市场仍处于供不应求的状态。尽管氮化镓、氧化镓、金刚石等宽禁带半导体材料在耐压、载流子迁移率等性能上具有一定优势1-2，但由于流片工艺成本较高、器件良率不够稳定，硅基半导体器件仍占据市场主要份额3。金属氧化物半导体场效应晶体管(MOSFET)是硅基半导体功率器件中最重要的产品之一，其电性参数测试(CP)主要包括管芯击穿电压BV、导通电阻Rds(on)、阈值电压Vth及源栅漏电流IG。BV与晶圆外延层厚度成正比关系，Rds(on)与晶圆外延层电阻率及工艺减薄厚度相关，Vth与器件栅氧厚度、P阱注入浓度、结深相关性较强，漏电相关参数IDS、IGS虽然作者简介：陈丹旻（1 9 9 1-），女，硕士，工程师，主要从事半导体外延薄膜工艺及红外器件的设计研发工作。doi:10.14176/j.issn.1001-3474.2023.03.0132023年5月电子工艺技术Electronics Process Technology48可以通过CP测试机台直接测出，但往往需要通过良率管理系统、特定流程前后道制程进行分析，最终结合经验及破坏性表征试验得出原因及后续改善措施4。本文阐述了低压MOSFET制备工艺流程及热点、结构失效检测分析方法。其中，热点分析是采用微光显微镜（EMMI）侦测各膜层缺陷、膜质差等因素产生的漏电流，漏电失效区域产生亮点从而便于精确快速定位；结构失效分析则利用双束聚焦显微镜(FIB-SEM)法对样品进行加工刻蚀，达到实时切片实时观测的效果5。两种方法能有效从电性分析、结构分析上进行高效率排查，从而有效分析芯片失效原因。1 试验方案1.1 器件制备流程试验采用8英寸（1英寸=25.4 mm）n型硅基外延片，外延片厚度72510 m，外延层厚度为7.20.3 m，外延层采用LTO+Poly进行背封，在外延片采用截止环注入工艺后，正面采用（低压化学气相沉积）LPCVD法淀积0.4m SiO2作为沟槽刻蚀的坚膜层，光刻关键线宽尺寸为0.280.03 m，采用光刻及刻蚀发形成深度为1.20.08 m的沟槽。在沟槽内采用干氧和LPCVD工艺分别淀积栅氧及掺杂多晶硅。在多晶硅刻蚀完成后，采用LPCVD法淀积SiO2中间隔离层，用于隔离多晶硅器件区和金属互联区，采用物理气相沉积（PVD）法沉积Ti/TiN/W用于填充接触层，平面互联金属为AlSiCu，厚度为4.50.5 m.正面钝化层为等离子体增强化学气相沉积（PECVD）法沉积1 m SiONx。完成正面工艺后，硅片厚度减薄至200 m，去应力后，背面金属为Ti/Ni/Ag，器件结构如图1所示。图1 沟槽MO S F E T 横截面结构示意图2 0 0 m图2 晶圆失效分析流程概述图图3 硅基MO S F E T 器件I-V 电性能测试图4 显微镜下热点分析图1.2 失效分析流程图2为芯片失效分析流程概述图，在完成显微镜观察外观无异常后，结合CP数据中典型IGSS或IDSS失效点并进行管芯定位，采用I-V电性分析仪用于复测失效管芯，EMMI法用于热点测试并定位至管芯实际失效点位具体坐标，FIB-SEM用于对失效点位坐标处样品进行定时蚀刻与观察。2 结果与讨论本文所制备沟槽型MOSFET产品，最小击穿电压为60 V（源栅漏电压0 V，源栅漏电流250 nA）。试验选取了已经完成CP测试的产品片，采用图2流程对器件依次检测。2.1 I-V 电性能测试确认CP数据及管芯位置后，采用显微镜检测，确保芯片外观无划痕、色差或金属层剥落。采用I-V测试法连接栅极与源极两端，分别限制电流为500 nA，电压范围为060 V。图3左侧为MOSFET管器件的电性能参数测试曲线，右侧为栅极、源极在每个管芯区域的分布。在500 A的限流下，选取晶圆中3个管芯进行测试。其中3号漏电流在3 V左右，有明显的激增，漏电流达到了500 nA；而1号、2号没有漏电流，无明显变大趋势，均保持在20 nA以下，符合该器件的电性变化规律。5 0 0 n A 限流 管芯布局电流/A电压/V2.2 E MMI、热点及热点定位分析采用热分析法后，在2.32 V/500 nA时有明显热点，图4为热点分析检测图片。热点CP测试中IDS、IGS是主要表征器件漏电的电性指标，上述热点测试即在CP测试基础上进行测试，测试器件源极漏极、栅极漏极之间的漏电。而低压沟槽MOSFET器件平面上层为PVD溅射所形成的铝铜金属，用于连接栅极导线及分割管芯，在EMMI分析前，需通过湿法刻蚀方式去除金属层，便于后续定点做FIB-SEM测试。2.3 F I B-S E M 切片形貌分析EMMI测试找到热点后，需根据器件结构确定切割方向，使用聚焦离子束进行定点定向切割，查第44卷第3期49找结构异常处，图5为切割初期SEM结果，沟槽形貌正常，栅氧分布均匀，槽内多晶硅填充完好。图5 F I B-S E M 推刀过程动态图图6 器件沟槽形貌异常剖面图继续推刀试验，图6为沟槽器件剖面明显异常处，有一个管芯的沟槽结构不完整，较周边其他有效沟槽的上部区域空间被挤压，疑似认为是中间隔离层塌陷或者多晶硅刻蚀量过大引起。2.4 形貌异常分析结合FIB-SEM推刀过程的形貌图，出现管芯边缘区域单个多晶硅上部区域被挤压，导致中间隔离层沉积不均匀的现象，而问题单胞的栅氧侧壁光滑、厚度均匀性较好，因此问题可能出现在中间隔离层沉积异常、多晶硅过量刻蚀及多晶硅淀积异常三类比较可能的工艺环节。多晶硅刻蚀后采用PECVD法沉积了一层厚度约为150 nm的SiO2中间隔离层，该过程形核速率较快，且长膜过程均为平面生长的趋势，因此不太可能出现单点凹陷的问题。即使中间隔离层沉积过程有颗粒或宕机异常等现象，生成的膜层也更可能是凸起中，与FIB-SEM结果不符，因此可以排除中间隔离层沉积中的工艺问题。多晶硅刻蚀过程是包括主刻蚀及过刻两个步骤，其中过刻过程并非终点刻蚀，而是以时间（秒数）来完成工艺过程。多晶硅刻蚀的主刻蚀过程以刻蚀大部分多晶硅为目的，而过刻会刻蚀掉部分残余多晶硅及一定量SiO2，因此在多晶硅上部会出现凹槽，即多晶硅表面区域会出现凹槽，与台面区会有一定的高度差，一旦高度差100 nm，有一定可能出现明显凹陷，导致中间隔离层沉积后，器件也呈凹陷状。多晶硅淀积采用LPCVD的方式，反应气体到达沟槽底部后，由底部及边缘不断向中间区域进行成膜生长。由于LPCVD反应过程较长，管路中容易附着多晶颗粒及其他有机杂质，因此该过程容易出现因多晶硅填充效果较差导致的沟槽结构不完整情况。结合异常剖面图形貌，多晶硅在底部及侧壁填充较为饱满，无明显空隙与孔洞，但可能存在多晶硅颗粒在工艺过程中落入沟槽多晶硅内。而在工艺过程中由管路落入的多晶颗粒，在多晶硅刻蚀中可能导致刻蚀速率不同从而形成凹槽结构，最终导致后续中间隔离层沉积后如剖面图所示。因此，本案例主要是有LPCVD生长多晶硅时工艺异常导致多晶硅上层薄膜成分不均匀，同时过量刻蚀过程选择比及刻蚀速率不同导致沟槽结构上部出现凹槽现象。在后续中试及量产过程中，可增加LPCVD腔体及刻蚀机台管路的维护保养频率。3 结论通过EMMI及FIB-SEM的检测方法，沟槽MOSFET器件多晶硅过量刻蚀异常可快速排查。器件电性、结构的快速检测能更好解决量产器件漏电失效问题，对功率器件的低成本生产提供保障。后续介质层、硅反应离子刻蚀设备研发及工艺菜单开发过程中，需考虑反应气体流量、温度对各种刻蚀材料的速率及选择比，从而减少设备设计时可能导致的工艺问题。参考文献1蒋庆磊,王燕清,林元载,等.功率器件镀金管壳发黑现象分析J.电子工艺技术,2020,41(2):80.2张艳杰,茹志芹,童亮.LDMOS功率器件可靠性筛选技术研究J.电子工艺技术,2017,38(4):208.3 WILLIAMS R K,DARWISH M N,BLANCHARD R A,et al.The trench power MOSFET:Part IHistory,technology,and prospectsJ.IEEE Transactions on Electron Devices,2017,64(3):674.4唐彩彬,张凯虹.LDO芯片CP通用测试方法研究J.电子与封装,2017,17(11):15.5霍发燕.FIB-SEM双束系统在PCB及IC载板缺陷检测中的应用J.电子工艺技术,2022,43(4):238.（收稿日期：2023-02-07）陈丹旻，等：硅基低压MO S F E T 器件漏电失效分析