CMOS工艺与器件演示幻灯片.ppt

Part 1 超大规模集成电路设计基础Chap 2 CMOS工艺与器件1Part 1 超大规模集成电路设计导论超大规模集成电路设计导论-Chap2 Chap2 C CMOSMOS工艺与器件工艺与器件工艺与器件工艺与器件-Chap3 Chap3 逻辑门单元逻辑门单元电路电路-Chap4 Chap4 组合逻辑组合逻辑电路电路-ChapChap5 5 时序逻辑电路时序逻辑电路-ChapChap6 6 功能块与子系统功能块与子系统2CMOS工艺与器件工艺与器件-CMOSCMOS的概念的概念的概念的概念-CMOSCMOS制造工艺制造工艺-MOSMOS管的电性能管的电性能-连线连线-CMOSCMOS器件的版图设计器件的版图设计3半导体及其导电能力半导体及其导电能力n n半导体半导体 IV IV族元素（比如硅），最外层族元素（比如硅），最外层4 4个价电子，通过共价个价电子，通过共价键形成晶体，处于稳定结构，很难电离或俘获电子键形成晶体，处于稳定结构，很难电离或俘获电子n n一般材料纯度在一般材料纯度在99.999.9已认为很高了，有已认为很高了，有0.10.1的杂质的杂质不会影响物质的性质。但是，不会影响物质的性质。但是，半导体材料的导电能力半导体材料的导电能力随所含的微量杂质而发生显著变化随所含的微量杂质而发生显著变化n n纯净的硅在室温下：纯净的硅在室温下：21400cm21400cmn n如果在硅中掺入杂质磷原子，使硅的纯度仍保持为如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.999999.9999，则其电阻率变为：则其电阻率变为：0.2cm0.2cmn n可利用这一性质，可利用这一性质，通过掺杂质的多少来控制硅的导电能力通过掺杂质的多少来控制硅的导电能力n n半导体的导电能力半导体的导电能力n n随光照而发生显著变化随光照而发生显著变化n n随外加电场、磁场作用而发生变化随外加电场、磁场作用而发生变化4P型和型和N型半导体型半导体n n导电？两种载流子：导电？两种载流子：n n带负电荷的电子带负电荷的电子n n带正电荷的空穴带正电荷的空穴n n本征半导体：本征半导体：n n纯净硅纯净硅n nP P型半导体型半导体n n掺杂掺杂IIIIII族元素（如磷族元素（如磷P），多数载流子是空穴，多数载流子是空穴n nN N型半导体型半导体n n掺杂掺杂V V族元素（如硼族元素（如硼B B），多数载流子是电子），多数载流子是电子5MOS管管n-type MOS transistor(NMOS管管)物理结构示意图物理结构示意图n n电极电极:栅极栅极G(GateG(Gate)、源极源极S(SourceS(Source)、漏极漏极D(DrainD(Drain)n n衬底衬底P(SubstrateP(Substrate)GateGate6n+n+p-衬底D+S-GBVGS+-耗尽区n-沟道NMOS管的结构剖面示意图管的结构剖面示意图n n NMOS NMOS管管管管衬底掺杂成为P型半导体，n+表示重度掺杂成为N型半导体（称扩散区）。在栅与衬底之间电场作用下，栅下面的衬底表面多数载流子空穴受排斥而减少，当空穴基本被赶走时，在衬底表面形成耗尽层。当电场进一步增强时，不仅空穴被赶走，电子也被吸引到衬底表面，从而使P型半导体的表面层型半导体的表面层变成电子占多数的N型型层（反型层）层（反型层），使得源、漏、反型层形成一体的N型区。而反型层也就是“沟道沟道”。n n PMOS PMOS管管管管 类似类似（衬底掺杂成为n型半导体）MOS管管7SOURCEDRAINGATECONDUCTORINSULATORP-DOPEDSEMICONDUCTOR SUBSTRATEnnDRAINGATECONDUCTORINSULATORN-DOPEDSEMICONDUCTOR SUBSTRATEppSOURCEDRAINSOURCEGATESUBSTRATEDRAINSOURCEGATESUBSTRATENMOSPMOSsymbolsymbolMOS管的物理结构示意图及其符号管的物理结构示意图及其符号8MetalPolysiliconOxiden-diffusionp-diffusionp-substraten-substrateDepletionMOS管的结构剖面示意图管的结构剖面示意图 Source Gate DrainPNMOS Source Gate DrainnPMOS9CMOSn nCMOSCMOS：Complementary MOS Complementary MOS CMOS Inventor:the most simple CMOS circuitCMOS Inventor:the most simple CMOS circuitaout+10CMOSn nCMOS circuitCMOS circuit：have complementary pullup(p-type)and pulldown(n-type)have complementary pullup(p-type)and pulldown(n-type)networksnetworksVDDpullupnetworkpulldownnetworkVSSoutinputsaout+11CMOSn n如何制造如何制造CMOSCMOS？双阱制造工艺双阱制造工艺 单阱（单阱（NN阱）制造工艺阱）制造工艺12CMOS工艺与器件工艺与器件-CMOS CMOS的概念的概念-CMOS CMOS制造工艺制造工艺制造工艺制造工艺-MOS MOS管的电性能管的电性能-连线连线-CMOS CMOS器件的版图设计器件的版图设计13CMOS工艺工艺(双阱双阱)步骤示意步骤示意 CMOS Process steps(1)(1)n nFirst place First place wellswells to provide properly-doped substrate for n-type,to provide properly-doped substrate for n-type,p-type MOS:p-type MOS:p-well p-well 前面所提的前面所提的nmosnmos管的管的 p-p-衬底，衬底，衬底，衬底，可在在上面形成可在在上面形成nmosnmos n-well n-well 前面所提的前面所提的pmospmos管的管的 n-n-衬底，衬底，衬底，衬底，可在在上面形成可在在上面形成pmospmosp-welln-wellsubstrate14CMOS工艺工艺(双阱双阱)步骤示意步骤示意 CMOS Process steps(2)(2)n nPattern Pattern polysiliconpolysilicon before diffusion regions before diffusion regionsp-welln-wellpolypolygate oxide15CMOS工艺工艺(双阱双阱)步骤示意步骤示意 CMOS Process steps(3)(3)n nAdd Add diffusionsdiffusions,Self-aligned Self-aligned p-welln-wellpolypolyn+n+p+p+16CMOS工艺工艺(双阱双阱)步骤示意步骤示意 CMOS Process steps(4)(4)n nStart adding Start adding metalmetal layers layers（matal1,metal2matal1,metal2）p-welln-wellpolypolyn+n+p+p+metal 1metal 1vias17制造：制版与光刻制造：制版与光刻（1 1）n nCMOS Device/ICCMOS Device/IC制造包括制造包括制版制版制版制版和和光刻光刻光刻光刻两部分，完成从两部分，完成从LayoutLayout到到MaskMask到到DeviceDevice的过程的过程制版：制版：制版：制版：将芯片设计版图（将芯片设计版图（LayoutLayout）图形转换成掩膜图形图形转换成掩膜图形（MaskMask）光刻光刻光刻光刻：将：将MaskMask转移到半导体晶圆（转移到半导体晶圆（WaferWafer）上，制造成上，制造成Device/ICDevice/ICn n刚才的刚才的ProcessProcess讲的是如何从讲的是如何从MaskMask到到Device on WaferDevice on Wafer的的光刻光刻光刻光刻的工艺过程的工艺过程18制造：制版与光刻制造：制版与光刻（2 2）n n制版：将设计得到的芯片版图制版：将设计得到的芯片版图（LayoutLayout）图形转换成掩膜图形转换成掩膜（MaskMask）图形图形wLn n光刻：将掩膜（光刻：将掩膜（MaskMask）转移到半导转移到半导体晶圆（体晶圆（WaferWafer）上，成为上，成为Device/ICDevice/ICwLLayoutLayoutMaskMaskDevice/ICDevice/IC19光刻系统光刻系统光源(UV,DUV,EUV)孔径（圆形，环形，四极形）聚光透镜掩模（二相，移相）孔径投影透镜硅片上附光刻胶MaskMaskWaferWafer20CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(1)(1)n-well掩膜版：为N阱掩膜，用以限定N阱区面积和位置制造步骤：用该版制造 N阱 注：N阱用于制作PMOS管（而NMOS管在原基片衬底上制作）n-welln-well maskp-substraten-welln+离子离子mask俯视图mask剖面图21CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(2)(2)active掩膜版：为薄氧化层区掩膜，用以确定薄氧化层区的面积和位置。该该区区域域覆覆盖盖了了所所有有PMOS和和NMOS管管的的源源、漏漏和和栅栅的的制制作区域作区域，故该版又称为有源区版（active版）制造步骤：用该版完成薄氧化层（栅氧化层）的生长p-substraten-wellactiveNitride:Si3N4Oxide:SiO2active maskmask俯视图mask剖面图22CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(2)(2)active mask（负胶）activep-substraten-well制造步骤：用active掩膜版（负胶），完成场氧层生长mask俯视图mask剖面图23CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(3)(3)poly掩膜版：多晶图形掩膜，用于制作多晶硅栅极以及形成电路结构的多晶硅连线和电阻制造步骤：在已经生长完成的栅氧化层上完成所需多晶硅图形p-substraten-wellpolysiliconpoly maskmask俯视图mask剖面图24CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(4)(4)n+掩膜版：n+掺杂区掩膜制造步骤：进行n+离子（磷或砷）注入掺杂和扩散推进，形成n扩散区（diffusion）。这里实际上是用有源区（active）作为掺杂离子注入的掩膜，由于此时是在多晶硅栅完成后，离子被多晶硅栅阻挡，不会进入栅下的硅表面，因此形成NMOS的源、漏区，而且其边缘与硅栅边缘对齐（可能有一定的overlap），硅栅起到了自对准的作用，称硅栅自对准硅栅自对准n+n+p-substraten-welln+maskn+maskn+离子离子25CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(5)(5)p+掩膜版：p+掺杂区掩膜制造步骤：进行p+离子（硼）注入掺杂和扩散推进，形成p扩散区（diffusion）同样，这里实际上也是用有源区（active）作为掺杂离子注入的掩膜，通过硅栅自对准硅栅自对准，形成PMOS的漏、源n+n+p-substraten-wellp+p+p+maskp+maskp+离子离子26CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(6)(6)contact掩膜版：接触孔掩膜。用以确定欧姆接触的大小和位置，即对薄氧化层区刻出实现欧姆接触的引线孔 制造步骤：先用该版从P管引出的P+区接触孔、从N管引出的N+区接触孔，再生长一层SiO2氧化膜，然后再用该版对这层新生长的氧化膜刻出实现欧姆接触的引线孔 n+n+p-substraten-wellp+p+contact maskcontact mask27CMOS工艺工艺(N阱阱)详细制造步骤详细制造步骤(7)(7)metal1掩膜版：金属图形（接触孔和连线）掩膜，用以确定第一层金属需引出的接触孔和同层金属布线互连的位置和形状制造步骤：在上一版的接触孔光刻之后，硅片表面用CVD法沉积一层金属膜，用该版刻下所需要的金属膜，实现第一层金属的接触孔引出和同层金属布线互连 n+n+p-substraten-wellp+p+metal maskmetal mask28N阱阱CMOS工艺详细制造步骤工艺详细制造步骤(8)(8)到上一步为止，已完成了1层金属（连线），算上那层多晶（连线），我们称之为1P1M。但由于电路的复杂性，仅靠这两层连线的不够的，所以有了1P2M、1P3M1P6M、1P8M等工艺。因此，接下来制造步骤就是以下两层掩膜版/两步骤的重复：via12掩膜版：第一层金属和第二层金属的连接孔掩膜。用以确定其大小和位置，刻出两层金属连接点的连接孔制造步骤：先生长一层SiO2氧化膜，再用该版对这层新生长的氧化膜刻出两层金属连接点的连接孔metal2掩膜版：第二层金属图形（连接孔和连线）掩膜，用以第二层金属需引出的连接孔和同层金属布线互连的位置和形状制造步骤：在硅片表面用CVD法沉积一层金属膜，用该版刻下所需要的金属膜，实现金属层欧姆引出和互连via23/metal3 29p-阱栅n+n+金属1金属2ViaContactN阱阱CMOS工艺详细制造步骤工艺详细制造步骤(8)上一页的图示30N阱阱CMOS工艺详细制造步骤工艺详细制造步骤(9)(9)Passivation掩模版：钝化层光刻掩膜。它是最后一步，确定应暴露的压焊区压焊区或内设测试点接触区内设测试点接触区的位置和大小完成金属互连之后，为免受以后杂质侵入和损伤，要进行芯片表面钝化，沉积一层钝化膜（如Si3N4或磷硅玻璃、聚烯亚胺等）覆盖整个表面，但压焊区及内设测试点需要刻去钝化层备用。31a CMOS Inverter：剖面图及版图（俯视图）：剖面图及版图（俯视图）n n N-well processVDDout(a)(b)inoutVDDVssp+p+n+n-wellp-substrate(c)p+n+n+p-substraten-wellp+(d)contact cutpolysilliconmetalgate oxide field oxiden+p+p+n+n+n-wellp-substratep+n+VDDCONTACTVssCONTACTVDDVss(a)outVDDVssin(b)N-well process with substrate contactPMOS衬底接电源、NMOS衬底接地32a CMOS Inverter：剖面图及版图（俯视图）：剖面图及版图（俯视图）n n Twin-well processn+n+n+p+p+p+p-transistorn-transistorn-wellp-wellepitaxial layerVDD contactVSS contactn+substrate(b)(a)VDD VSSinout33CMOS工艺与器件工艺与器件-CMOS CMOS的概念的概念-CMOS CMOS制造工艺制造工艺-MOS MOS管的电性能管的电性能管的电性能管的电性能-连线连线-MOS/CMOS MOS/CMOS器件的版图设计器件的版图设计34MOS管的电性能n nMOSFETMOSFET的电流电压关系的电流电压关系的电流电压关系的电流电压关系n nMOSFETMOSFET的寄生参数的寄生参数n nMOSFETMOSFET的电路仿真的电路仿真35MOSFET的栅极的栅极n n栅的基本结构是栅的基本结构是平板电容平板电容 Gate capacitance helps determine charge Gate capacitance helps determine charge in channel which forms inversion regionin channel which forms inversion region栅衬底SiO2xoxVg+-36电压与沟道电压与沟道（1 1）栅漏源电流IdVds Vt栅漏源电流Id栅漏源Idn+n+p-衬底D+S-GBVGS+-耗尽区n-沟道dgsVds=Vgs Vt 即Vgd=Vgs-Vds=VtVds Vgs Vt 即Vgd=Vgs-Vds Vt线性区线性区沟道沟道夹断夹断饱和区饱和区37电压与沟道电压与沟道（2 2）n n线性区线性区线性区线性区 当当V Vdsds较小时，沿沟道电位变化较小较小时，沿沟道电位变化较小，整个沟道厚度变化不大，整个沟道厚度变化不大，漏极电流漏极电流I Id d随漏极电压随漏极电压V Vdsds的变化而线性变化。的变化而线性变化。n n沟道沟道沟道沟道夹断夹断夹断夹断 随着随着V Vdsds的增大，的增大，I Id d与与V Vdsds曲线越来越偏离线性关系。当曲线越来越偏离线性关系。当V Vdsds=V=Vgsgs-V-Vt t时，漏极附近不再存在反型层，这时称沟道在漏极时，漏极附近不再存在反型层，这时称沟道在漏极附近被夹断附近被夹断，夹断点与漏极之间夹断点与漏极之间的的夹断区成为一个高阻区夹断区成为一个高阻区。n n饱和区饱和区饱和区饱和区 沟道被夹断后，若沟道被夹断后，若V Vdsds再增加，增加的漏极电压主要降落在再增加，增加的漏极电压主要降落在夹夹断点到漏极之间的高阻区断点到漏极之间的高阻区上上。但夹断点与漏极之间的电场很但夹断点与漏极之间的电场很强，可以把从沟道中流过来的载流子强，可以把从沟道中流过来的载流子（NN沟道的电子）沟道的电子）拉向拉向漏极。漏极。因此，这时因此，这时I Id d基本不随基本不随V Vdsds增加，因此称为饱和区增加，因此称为饱和区38漏极电流漏极电流-电压关系电压关系（1 1）nMOS增强型晶体管:W=100um,L=20um 夹断夹断夹断夹断39漏极电流漏极电流-电压关系电压关系（2 2）n n线性区线性区 (V Vdsds V V Vgsgs V Vt t):):I Id d=0.5k(W/L)(V=0.5k(W/L)(Vgsgs-V-Vt t)2 2实际上，实际上，实际上，实际上，I Id d根据源漏极间电压会略有根据源漏极间电压会略有根据源漏极间电压会略有根据源漏极间电压会略有 变化，有更逼近公式变化，有更逼近公式变化，有更逼近公式变化，有更逼近公式(后面有讲后面有讲后面有讲后面有讲)n n截止区截止区 V Vgsgs V Vt t 0 Vgs-Vt0.01.02.03.04.05.0VDS(V)12ID(mA)线性区饱和区VGS=5VVGS=3VVGS=4VVGS=2VVGS=1V VDS=VGS-VT平方关系夹断夹断饱和区饱和区41MOSFET的的阈值电压阈值电压阈值电压阈值电压(Threshold Voltage)VThreshold Voltage)Vt t的组成的组成n n基本阈值电压基本阈值电压V Vt0t0由制造工艺决定的，并且由制造工艺决定的，并且取决于取决于栅氧化层厚栅氧化层厚度度x xoxox的数值（线性函数）的数值（线性函数）n n V Vt t是由是由衬底衬底偏置偏置效应（效应（Body effectBody effect ）引起的变化值）引起的变化值42阈值电压：阈值电压：阈值电压：阈值电压：MOSFETMOSFET衬底偏置效应衬底偏置效应衬底偏置效应衬底偏置效应的影响的影响的影响的影响n n本来假设衬底和晶体管的源极电压相本来假设衬底和晶体管的源极电压相等即等即V Vbsbs=0=0。但如果在实际中衬底与。但如果在实际中衬底与源极不相连，反向偏置时处于反偏的源极不相连，反向偏置时处于反偏的pnpn结的耗尽层将会展宽，阈值电压结的耗尽层将会展宽，阈值电压的绝对值会提高，称为的绝对值会提高，称为衬底偏置效应衬底偏置效应衬底偏置效应衬底偏置效应 近似公式：近似公式：为衬底偏置效应系数，随衬底掺杂浓度而变化为衬底偏置效应系数，随衬底掺杂浓度而变化典型值：典型值：NMOSNMOS晶体管，晶体管，=0.73.0=0.73.0；PMOSPMOS晶体管，晶体管，=0.50.7=0.50.7对对PMOSPMOS晶体管，晶体管，V Vt t取负值；对取负值；对NMOSNMOS晶体管，晶体管，V Vt t取正值取正值阈值电压升高对复杂门电路的速度有较大影响，消除阈值电压升高对复杂门电路的速度有较大影响，消除MOSFETMOSFET衬底偏衬底偏置效应措施：置效应措施：衬底接触衬底接触衬底接触衬底接触（substrate contactsubstrate contact）P P型衬底接电路中最低的电位型衬底接电路中最低的电位VssVss，N N型衬底接电路中的最高电位型衬底接电路中的最高电位VddVdd 为保证良好的电位接触，在接触点采用重掺杂结构为保证良好的电位接触，在接触点采用重掺杂结构n+n+p-衬底D+S-GBVGS+-耗尽区n-沟道43MOSFET的泄漏电流的泄漏电流n n泄漏电流（泄漏电流（leakage currentleakage current）源极或漏极源极或漏极对衬底对衬底对衬底对衬底的电流。它使得主要的逻辑功能电流被分散的电流。它使得主要的逻辑功能电流被分散44MOS管的电性能n nMOSFETMOSFET的电流电压关系的电流电压关系n nMOSFETMOSFET的寄生参数的寄生参数的寄生参数的寄生参数n nMOSFETMOSFET的电路仿真的电路仿真45栅极电容栅极电容n n栅极是栅极是平板电容平板电容 栅电容栅电容C Cg g由由MOSMOS管的管的栅极栅极面积面积(WL)WL)决定决定栅衬底SiO2xoxVg+-ii单位面积单位面积平板电容公式平板电容公式:C Coxox=oxox/x xoxoxii oxox硅的介电常数硅的介电常数:oxox=3.46 x 10=3.46 x 10-13-13 F/cmF/cm2 246栅与源、漏极间栅与源、漏极间的寄生电容的寄生电容n n栅与源、漏极间的栅与源、漏极间的Overlap CapacitanceOverlap Capacitance C Cgsgs、C Cgdgd，与与L L的无关的无关C Cgsgs、C Cgdgd=C=Coverlapoverlap W Wn nC Cgsgs也被称作也被称作Gate/Bulk Overlap CapacitanceGate/Bulk Overlap Capacitance （因为通常源与（因为通常源与衬底相连）衬底相连）源源漏漏OverlapOverlap47源、漏极的源、漏极的扩散区电容扩散区电容n n电容由电容由pnpn结的形成结的形成n nbottomwallbottomwall：按面积计算：按面积计算n nsidewallsidewall：按长度计算：按长度计算 n+depletion regionsubstrate(p)bottomwallcapacitancesidewallcapacitances48MOS管的电性能n nMOSFETMOSFET的电流电压关系的电流电压关系n nMOSFETMOSFET的寄生参数的寄生参数n nMOSFETMOSFET的电路仿真的电路仿真的电路仿真的电路仿真49Spice仿真的仿真的MOSFET模型模型n nLevel 1:Level 1:基本晶体管公式，不是非常精确（采用前文介绍的公式）基本晶体管公式，不是非常精确（采用前文介绍的公式）n nLevel 2:Level 2:更精确一些的模型，如包含栅长更精确一些的模型，如包含栅长有效沟道长度等有效沟道长度等n nLevel 3:Level 3:经验模型。经验模型。n nLevel 4(BSIM):Level 4(BSIM):高效的经验模型。高效的经验模型。n n新的模型新的模型:level 28(BSIM2),level 47(BSIM3),level:level 28(BSIM2),level 47(BSIM3),level 4949（BSIM BSIM 3.33.3）50Spice仿真的仿真的MOSFET模型参数模型参数n nL,W:L,W:晶体管长、宽晶体管长、宽n nKP:KP:跨导，符号跨导，符号k kn nGAMMA:GAMMA:衬底偏置效应系数衬底偏置效应系数n nAS,AD:AS,AD:源源/漏面积漏面积n nCJSW:0CJSW:0偏置的偏置的sidewall capacitancesidewall capacitance n nCGBO:0CGBO:0偏置的偏置的gate/bulk overlap capacitancegate/bulk overlap capacitance 51MOS工艺与器件工艺与器件-CMOS CMOS的概念的概念-CMOS CMOS制造工艺制造工艺-MOS MOS管的电性能管的电性能-连线连线连线连线-CMOS CMOS器件的版图设计器件的版图设计52连线连线n n信号线信号线n n电源电源/地线地线n n金属线金属线n n多晶硅多晶硅n n扩散线扩散线53连线（包括过孔）连线（包括过孔）p-阱栅栅n+n+金属1金属3金属2过孔ViaContact54过孔过孔n nviavia与与contactcontactn n堆迭过孔堆迭过孔(stack via)stack via)与非堆迭过孔与非堆迭过孔堆迭过孔堆迭过孔堆迭过孔堆迭过孔非堆迭过孔非堆迭过孔非堆迭过孔非堆迭过孔55连线的寄生电容连线的寄生电容(1)(1)：线电容：线电容n n两种构成两种构成平板（平板（parallel plateparallel plate ）电容）电容 面积面积边缘边缘 （fringe fringe）电容电容 周长周长平板边缘56连线的寄生电容连线的寄生电容(2)2)：耦合电容：耦合电容n n金属线（或多晶硅线）与同层的相邻金属线（或多晶硅线）或与金属线（或多晶硅线）与同层的相邻金属线（或多晶硅线）或与上上/下层（上下存在下层（上下存在OverlapOverlap）的耦合）的耦合金属2金属1金属157连线电阻连线电阻n n方块电阻是常数，由长宽比决定方块电阻是常数，由长宽比决定n n可用于金属层、多晶硅层的电阻计算可用于金属层、多晶硅层的电阻计算58金属线的金属电迁移金属线的金属电迁移n n金属线的金属线的电流容量电流容量限制取决于横截面，由于线的高度固定，限制取决于横截面，由于线的高度固定，线线线线宽宽宽宽决定了电流容量限制决定了电流容量限制n n金属电迁移金属电迁移当电流大于电流容量时，电子流推挤附近的金属颗粒，形成金属当电流大于电流容量时，电子流推挤附近的金属颗粒，形成金属的迁移，导致金属线被破坏的迁移，导致金属线被破坏在短时间工作后金属线损坏在短时间工作后金属线损坏早期损坏率（早期损坏率（infant mortalityinfant mortality ）n n金属电迁移的解决方法金属电迁移的解决方法适当的线宽设计，要求金属线能够容纳可能的最大电流适当的线宽设计，要求金属线能够容纳可能的最大电流主要使用于主要使用于电源电源电源电源/地线地线地线地线(V VDDDD/V/VSSSS)，因为一般流过信号线的电路不是，因为一般流过信号线的电路不是很大很大金属59金属线的金属线的趋肤效应趋肤效应(Skin effect)(1)(1)n n低频的情况下，绝大多数的金属导体横截面都均匀载有电流。低频的情况下，绝大多数的金属导体横截面都均匀载有电流。n n频率增加时，电流趋向导体的表面。趋肤效应在频率增加时，电流趋向导体的表面。趋肤效应在GHzGHz频率时非常频率时非常重要重要 孤立的导体孤立的导体 导体与地线导体与地线低频高频低频高频60金属线的金属线的趋肤效应趋肤效应(Skin effect)(2)(2)n n趋肤深度趋肤深度在此深度下，电流降为表面电流的在此深度下，电流降为表面电流的1/3=33%:1/3=33%:趋肤深度趋肤深度 d d=1/sqrt(=1/sqrt(p p f f m s m s)（f=f=信号频率，信号频率，m m=磁导率，磁导率，s s=连线电导率）连线电导率）n n趋肤效应对趋肤效应对阻抗的影响阻抗的影响连线低频阻抗连线低频阻抗 R Rdcdc=1/(=1/(s s wt),w wt),w宽度，宽度，t t厚度厚度趋肤效应的趋肤效应的高频阻抗高频阻抗 R Rhfhf=1/(=1/(s(s(wt-(w-2wt-(w-2d d)(t-2)(t-2d d)1/(2 1/(2 s s d d (w+t)(w+t)每单位长度阻抗的计算每单位长度阻抗的计算:R Racac=sqrt(R=sqrt(Rdcdc 2 2+k k R Rhfhf 2 2)典型的典型的k k=1.2=1.2d61CMOS器件与工艺器件与工艺-CMOS CMOS的概念的概念-CMOS CMOS制造工艺制造工艺-MOS MOS管的电性能管的电性能-连线连线-CMOS CMOS器件的版图设计器件的版图设计器件的版图设计器件的版图设计62版图设计的概念版图设计的概念(1)(1)P+P+VDDN+N+VSS NwellVSSVDDYAINV：剖面图和版图(俯视图)对照NMOSPMOSaout+63版图设计的概念版图设计的概念(2)(2)aout+晶体管GNDVDDaout衬底接触64为什么需要版图设计规则为什么需要版图设计规则n n设计规则是制造厂家规定设计规则是制造厂家规定ICIC版图设计人员在版图设计中需要遵版图设计人员在版图设计中需要遵守的守的几何规范几何规范几何规范几何规范，是，是工艺与设计的接口工艺与设计的接口工艺与设计的接口工艺与设计的接口 设计规则是对版图设计的约束，只有满足约束条件的版图才能转设计规则是对版图设计的约束，只有满足约束条件的版图才能转化为合格的化为合格的MASKMASK，否则就有可能在生产中产生问题（成品率、否则就有可能在生产中产生问题（成品率、可靠性等）可靠性等）在取得最佳成品率和确保电路可靠性的前提下，利用这些规则使在取得最佳成品率和确保电路可靠性的前提下，利用这些规则使版图的面积尽可能做到最小版图的面积尽可能做到最小n n设计规则：使设计版图的制造减少缺陷（故障）设计规则：使设计版图的制造减少缺陷（故障）制造本身的限制制造本身的限制制造可能形成的缺陷制造可能形成的缺陷65版图设计规则版图设计规则(Design Rule)n n版图的组成元件版图的组成元件器件（器件（MOSFETMOSFET等晶体管等晶体管）连线（含过孔）连线（含过孔）n n设计规则包括宽度设计规则包括宽度(Width)Width)、间距间距(Spacing)Spacing)、覆盖覆盖(Overhang)Overhang)、面积、露头和凹口等规则，它们分别给出最小线宽、最小间距、面积、露头和凹口等规则，它们分别给出最小线宽、最小间距、最小覆盖、最小面积、最小露头和最小凹口等数值。最小覆盖、最小面积、最小露头和最小凹口等数值。宽度、间距和覆盖规则是其中最基本的规则宽度、间距和覆盖规则是其中最基本的规则宽度、间距和覆盖规则是其中最基本的规则宽度、间距和覆盖规则是其中最基本的规则同一层的设计规则：主要是宽度、间距同一层的设计规则：主要是宽度、间距不同层间的设计规则：主要是覆盖、露头不同层间的设计规则：主要是覆盖、露头n n常用两种方法表示最小尺寸数值常用两种方法表示最小尺寸数值目前：是直接用微米数表示最小尺寸目前：是直接用微米数表示最小尺寸 以前：以前：法则表示方法（目前不用了）法则表示方法（目前不用了）是一个无量纲的参数，是一个无量纲的参数，设计规则就是建立以设计规则就是建立以 为基础的约束关系。为基础的约束关系。作为版图设计中的标识尺寸是一个待定参数，可以统一代入作为版图设计中的标识尺寸是一个待定参数，可以统一代入1 1umum、2um2um、0.5um0.5um等具体单位等具体单位66宽度规则宽度规则metal 36metal 23metal 13pdiff/ndiff3poly2n n宽度规则要求形成器件和连线的扩散区、多晶硅和金属线的宽度不小宽度规则要求形成器件和连线的扩散区、多晶硅和金属线的宽度不小于设定的各自最小线宽尺寸。这是为了防止尺寸过小的图形在制造过于设定的各自最小线宽尺寸。这是为了防止尺寸过小的图形在制造过程中容易程中容易断裂而造成电路开路断裂而造成电路开路断裂而造成电路开路断裂而造成电路开路而设置的而设置的67间距规则间距规则n n间距规则要求同层图形之间的间距不小于设定的最小间距，这间距规则要求同层图形之间的间距不小于设定的最小间距，这是为了避免由于间距过小，图形在制造过程中是为了避免由于间距过小，图形在制造过程中发生碰接而造成发生碰接而造成发生碰接而造成发生碰接而造成短路短路短路短路扩散区扩散区/扩散区扩散区:2:2多晶硅多晶硅/多晶硅多晶硅:2:2过孔过孔/过孔过孔 :2:2金属金属1/1/金属金属1 1:3:3金属金属2/2/金属金属2 2:4:4金属金属3/3/金属金属3 3:4:468覆盖与露头规则覆盖与露头规则n n覆盖与露头规则要求两不同层图形间的覆盖面大小不小于设定覆盖与露头规则要求两不同层图形间的覆盖面大小不小于设定的最小覆盖量及其扩展量的最小覆盖量及其扩展量露头 覆盖69覆盖规则之对于过孔覆盖规则之对于过孔n n过孔过孔内孔（切口）内孔（切口）外环（体现了外环（体现了“覆盖覆盖”）70示例：设计规则示例：设计规则71Summaryn nCMOSCMOS的概念的概念MOSMOS、NMOSNMOS、PMOSPMOS、CMOSCMOSn nCMOSCMOS制造工艺制造工艺工艺步骤示意（以双阱工艺步骤示意（以双阱CMOSCMOS工艺为例）工艺为例）工艺详细步骤（以工艺详细步骤（以NN阱阱CMOSCMOS工艺为例）工艺为例）n nMOSMOS管的电性能管的电性能MOSFETMOSFET的电流电压关系的电流电压关系 线性区、沟道夹断、饱和区，阈值电压线性区、沟道夹断、饱和区，阈值电压 沟道长度调制效益对饱和区电流的影响沟道长度调制效益对饱和区电流的影响 MOSFETMOSFET衬底偏置效应对阈值电压的影响衬底偏置效应对阈值电压的影响MOSFETMOSFET的寄生参数的寄生参数n n连线连线连线的寄生电容连线的寄生电容/电阻电阻连线的金属电迁移、连线的金属电迁移、趋肤效应趋肤效应n nCMOSCMOS器件的版图设计器件的版图设计版图的概念版图的概念版图设计规则版图设计规则72