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多功能数字钟设计

多功能数字钟在我们的日常生活中有着非常广泛的应用，它以操作简单 ，功能丰富，性能稳定，体小精致深受大众青睐。在相关数字电路理论知识的基础之上，本实验利用QuartusII软件设计一个多功能数字计时器，并下载到SmartSOPC实验系统中。这个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能，这些功能相互独立，却又互相协调配合。

关键词 QuartusII软件 SmartSOPC实验系统 多功能数字钟

Title Multi-function digital clock design dissertation

Abstract
Multi-function digital clock in our daily life is very extensive application, it is favorred by people for simple operation, stable performance, rich of functions and small delicate . Based on the related theoretical knowledge of digital circuit, This experiment uses the QuartusII design software to design a multi-function digital timer and download it to the SmartSOPC experiment system. The digital timer can finish 00:00:00 to 23:59:59 timer function. And in the control of the contrl circuit under the action of keeping, resetting, rapid schooling and alarming on time. these functions, but also mutually independent coordinates.

Keywords QuartusII、SmartSOPC experimental system、Multi-function digital timer。

目录
一、设计要求…………………………………………3
二、工作原理…………………………………………3
三、基本计时电路子模块说明………………………5
1、脉冲发生模块…………………………………5
2、计时模块………………………………………7
3、译码显示模块…………………………………11
4、校分校时保持模块……………………………13
5、清零模块………………………………………15
6、整点报时模块…………………………………15
四、扩展模块…………………………………………16
1、消颤开关………………………………………16
五、总电路显示••••••••••••••••••••••••••••••••••••••••••••••••••17
六、调试、编程下载…………………………………18
七、实验总结………………………………………18
八、参考文献…………………………………………19

一、 设计要求
1. 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、校时、校分、整点报时等基本功能。
2. 数字钟的基本功能以及开关介绍：
（1）能进行正常的时、分、秒计时功能，最大计时显示23小时59分59
秒。
（2）分别由六个数码管显示时分秒的计时。
（3）K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。
（4）K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。
（5）K3是系统的校分开关，K3=0正常工作，K3=1时可以校分。
（6）K4是系统的校时开关，K4=0正常工作，K4=1时可以校时。
3. 数字钟的附加功能以及开关介绍
（1）时钟具有整点报时功能，当时钟计到59’51”时开始报时，在59’
51”,59’53”, 59’55”,59’57” 时报时频率为500Hz,59’59”
时报时频率为1KHz。
（2）每个开关前都有消颤模块为开关消颤。
4. 仿真与验证
用Quartus软件对设计电路进行功能仿真，并下载到实验板上对其功能
进行验证。

二、工作原理
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时保持电路和清零电路组成。其中，脉冲发生电路将试验箱提供的48Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分保持电路对时、分、提供校时，内含有保持电路，当保持电路作用时，系统停止计时并保持时间不变；清零电路作用时，系统的分秒时同时归零。

译码显示电路

报时电路
脉冲发生电路
计时电路

保持电路
校分校时电路
清零电路

清零开关k2
保持开关 k1

校分开关k3
校时开关 k4

数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。
显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，6个7段码（用于显示时分秒），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。
清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。
校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关克服开关接通或断开过程中产生的一串脉冲式振动。
保持功能是通过逻辑门控制秒计数器使能端实现的。按下开关或是校分校时时保持，正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。
整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。

三、 基本计时电路子模块说明
1、 脉冲发生模块
SmartSOPC实验箱只提供了48MHz的高频脉冲，而作为计时器秒位的计数以及校时校分信号，需要频率为1Hz的脉冲；作为蜂鸣器的驱动信号，分别需要频率为500Hz和1KHz的脉冲，所以我们需要将48MHz的高频脉冲进行分频，得到需要的三个低频脉冲信号，故脉冲发生电路也可被称为分频器。
总电路原理图如下图所示：

（1） 二分频电路
2分频的分频器用74160实现，原理图以及仿真波形如下图所示，需要分频的脉冲信号从时钟端输入，而从输出端QA就可以得到2分频以后的脉冲信号。

（2） 六分频电路
6分频的分频器用74160实现，原理图如下图所示，需要分频的脉冲信号从时钟端输入，这里设计了如下一个计数循环： 000，001，010，011，100,101。采用高位作为分频信号输出，而从输出端QC就可以得到6分频以后的脉冲信号。

（3） 十分频电路
十分频的分频器用74160就可以实现，原理图如下图所示，需要分频的脉冲信号从时钟端输入，实现如下循环：0000，0001,0010,0011，0100，0101,0110，0111,1000,1001,采用QC输出，占空比为4:10。

（4）48分频
采用一个6分频，和三个2分频电路共同组合而成。
2、 计时模块
为了实现多功能数字钟，最重要的设计是计时功能的设计，这也是数字钟最基本的功能。分析可知，一般数字钟由时、秒、分三位组成，计时范围为0时0分0秒到23时59分59秒，需要三个计数器分别计时、分、秒，且均为2位十进制计数器，即8位二进制计数器，而时、分、秒计数器分别为模24、模60、模60，且三个计数器之间构成进位关系：秒计数器给分计数器提供计数脉冲信号，秒计数器与分计数器一同给时计数器提供计数脉冲信号。很显然，就本实验而言，选择74160（BCD码计数器）和74161（4位二进制计数器）是比较合适的，但从全局设计考虑，鉴于需要有异步清零端，所以从中选择74160（具有异步清零端、同步置数端及使能端）作为3个计数器的基本集成块。
（1） 模60计数器（秒位和分位）
前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO由0变为1，将十位的ENT置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端LDN低电平有效，因此将59时个位的QD,QA,十位的QA,QC与非之后送给LDN。在0-59之间时，LDN=1，无效；59时，LDN=0，计数器将被置位为0。当秒计时至59秒时由四与非门输出一个低电平将秒个位及秒十位置零，同时变换此低电平为高作为进位信号传递给分个位。
电路原理图以及仿真波形如下所示：

（2） 模24电路（时位）
模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的QB，QA和十位的QB经与非门接入LDN。使得进位信号设计在23时置零进位，并且要等到秒与分信号都计到59时它才能进位清零，故清零信号的输入还要添加秒和分计时模块的输出。
电路原理图以及仿真波形如下所示：

（3） 整体计数电路原理图、仿真波形以及封装图如下：

3、 译码显示模块
因为实验要求只用一个显示译码器7447，所以考虑用动态扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。在本实验中一共需要6个数码管参与显示（秒2位，分2位，时2位），所以计数器74163设计为模6的循环，并进行封装，其输出既作为4片74151的控制端，又作为3－8译码器74138的控制端。因为只有一片BCD译码器7447，所以当计数器到某一个数值时，四片74151同时选取对应位的一个输入组成计时器某一位的BCD编码接入显示译码器7447，与此同时根据计数器的数值，74138译码器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。扫描的频率为几千赫兹,因为人眼视觉停留的原因，会感觉6个数码管同时显示。
其中模6电路原理图和封装图如下所示：

整个显示电路原理图以及封装图如下所示：

4、 校分校时保持模块
（1） 保持电路
系统的使能保持功能是用保持开关K1的 0或1来控制，实现方法就是把计数器的秒位使能端接出来，总电路的保持开关K1为1时，秒位计数器使能端无效，所以计数器保持不变；当开关为0时，使能端有效，正常计数。
因为时位的进位信号来自分位，分位的进位信号来自秒位，显然，只要秒位保持，分位和时位即保持，故分位和时位均不需要保持控制开关。
但是从整体考虑，当校分校时时，秒位也需要保持不计数，因此保持电路分为三部分：电路的保持开关k1作用、校分、校时，用与逻辑门实现。
电路原理图如下：

（2） 校分电路
系统的校分电路是用开关k3操作实现的。K3=0，正常工作；k3=1时，电路由1Hz脉冲信号校分。这里把校分电路与进位信号连在一起，当k3作用时，分位每隔一秒钟计数一次，或者当秒位计数满，给分位一个进位信号时，分位也会计数一次。
电路原理图如下：

（3） 校时电路
系统的校分电路是用开关k4操作实现的。K4=0，正常工作；k4=1时，电路由1Hz脉冲信号校分。同校分电路一样，这里把校时电路与进位信号也连在一起，当k4作用时，时位每隔一秒钟计数一次，或者当秒位，分位计数满，给时位一个进位信号时，时位也会计数一次。
电路原理图如下：

（4）整体校分校时保持电路原理图以及封装图如下图所示：

5、 清零模块
清零电路是把时间归零，且无论什么时候操作，电路都将归零，此电路通过对清零开关K2操作实现。把清零开关的状态信号消颤之后经非门后送入时分秒计数器的的清零端(低电平有效)。K2=0,电路正常工作；k2=1，各计数器被清零。
电路原理图以及封装图如下所示：

6、 整点报时模块
当计时到59’53”, 59’55”,59’57”时，分别发出一声较低的蜂鸣（500hz）；当计时到59’59”时，发出一声较高的蜂鸣声（1khz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。
59’53”对应的四个输出分别为：0101，1001，0101, 0011；
59’55”对应的四个输出分别为：0101，1001，0101, 0101；
59’57”对应的四个输出分别为：0101，1001，0101, 0111；
59’59”对应的四个输出分别为：0101，1001，0101，1001；
可见，报时功能选择出的高电平输出端的分十位，分个位，秒十位均是相同的，即5(0101)，9(1001)，5(0101)；但秒个位是不同的，对应于3(0011),5(0101),7(0111),9(1001)；
这三个数的最低位均为1，第二位和第三位分别为：01、10、11，故用一个或门将第二位和第三位相连接，有1输出1，全0得0。将以上所有有1的情况与500Hz相与输给蜂鸣器即可实现低音蜂鸣。高音的实现，分十位、分个位、秒十位与低音的情况相同，秒个位是9（1001），将每一位有1的相与后再与1hz相与，与低音一起用或门送给蜂鸣器。
电路原理图以及封装图如下所示：

四、 扩展模块
1、 消颤开关
开关防抖动电路是为了加强系统稳定性、减少因开关的抖动而引起的功能冒险设计的。由于控制开关时发生抖动现象，使得计数器计数发生跳变，为克服开关颤抖，可以利用D触发器的保持功能，只有当时钟上升沿到来时才将结果输出，克服在时钟上升沿未到来时产生的颤抖现象。
当K输入高电平1时，在时钟信号CLK的上升沿到来时输出Q才会变1，同样，当K输入低电平0时，在时钟信号CLK的上升沿到来时输出Q才会变0。所以当时钟信号CLK与计时电路同步时（在CLK端输入1Hz的脉冲）就能起到防抖动的作用。
电路原理图、波形仿真及封装图如下所示：

五、 总电路显示

六、 调试、编程下载
实验过程中每做完一个模块或添加一项功能之后都要进行编译仿真，在确定各子模块的功能都正确之后组合整体电路，并对其进行编译、仿真，编译成功之后就可以准备下载到SmartSOPC实验箱了。先给各输入端输出端分配管脚，再下载到SmartSOPC实验箱后对各项功能进行验证和调试。
引脚分配图如下所示：

七、 实验总结
本次实验历时一周，从软件使用开始学起，花了一天的时间来熟悉软件的使用，第二天正式开始实验设计，先从最基础的分频电路开始做起，这个比较简单，利用74160完成整个分频电路的设计，接下来每一天都是按照计划做时钟的各个部分，在实验过程中，通过编程，调试，仿真确定无误后，将程序下载进了SmartSOPC实验系统中，经过多次的调试与完善，最终成功的完成了多功能数字钟的基本设计，虽然没有做出其他什么功能，但是都很开心。
短短一周的EDA设计，让我迅速掌握了QuartusII软件的应用，了解了整设计的流程与方式，为以后的科研设计工作打好了一个很好的基础。同时，整个实验的过程也实实在在地向我们展示了理论与实践之间的距离，正所谓实践出真知，很多以前理论课上耳熟能详的东西在实际的应用中并不是像我们所想象的那么简单，而很多我们在理论课上永远不会注意到的细节却往往总是会在实验中阻碍着我们前进的脚步。通过此次实践机会，数电在我的脑海中再也不像以前那么呆涩，突然之间变得灵动而丰富起来。
八、 参考文献
蒋立平 《数字逻辑电路与系统设计》 电子工业出版社 2008年7月