计算机组成原理(白中英)本科生试题库整理附答案.doc

. .
一、选择题
1从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于（ B）计算机。
A
并行
B
·诺依曼
C
智能   
D
串行
2某机字长32位，其中1位表示符号位。若用定点整数表示，则最小负整数为（A）。
A
-(231-1)
B
-(230-1)
C
-(231+1)
D
-(230+1)
3以下有关运算器的描述，（ C ）是正确的。
A
只做加法运算
B
只做算术运算
C
算术运算与逻辑运算
D
只做逻辑运算
4 EEPROM是指（D ）
A
读写存储器   
B
只读存储器
C
闪速存储器   
D
电擦除可编程只读存储器
5常用的虚拟存储系统由（B ）两级存储器组成，其中辅存是大容量的磁表面存储器。
A
cache-主存
B
主存-辅存
C
cache-辅存 
D
通用寄存器-cache
6 RISC访内指令中，操作数的物理位置一般安排在（D ）
A
栈顶和次栈顶
B
两个主存单元
C
一个主存单元和一个通用寄存器
D
两个通用寄存器
7当前的CPU由（B ）组成。
A
控制器
B
控制器、运算器、cache
C
运算器、主存
D
控制器、ALU、主存
8流水CPU是由一系列叫做“段”的处理部件组成。和具备m个并行部件的CPU相比，一个m段流水CPU的吞吐能力是（A  ）。
A
具备同等水平
B
不具备同等水平
C
小于前者
D
大于前者
9在集中式总线仲裁中，（A ）方式响应时间最快。
A
独立请求   
B
计数器定时查询   
C
菊花链
D
分布式仲裁
10 CPU中跟踪指令后继地址的寄存器是（C  ）。
A
地址寄存器   
B
指令计数器
C
程序计数器   
D
指令寄存器
11从信息流的传输速度来看，（A ）系统工作效率最低。
A
单总线   
B
双总线
C
三总线
D
多总线
12单级中断系统中，CPU一旦响应中断，立即关闭（C ）标志，以防止本次中断服务结束前同级的其他中断源产生另一次中断进行干扰。
A
中断允许   
B
中断请求
C
中断屏蔽   
D
DMA请求
13下面操作中应该由特权指令完成的是（B ）。
A
设置定时器的初值
B
从用户模式切换到管理员模式
C
开定时器中断
D
关中断
14冯·诺依曼机工作的基本方式的特点是（B  ）。
A
多指令流单数据流
B
按地址访问并顺序执行指令
C
堆栈操作
D
存贮器按内容选择地址
15在机器数（B  ）中，零的表示形式是唯一的。
A
原码
B
补码
C
移码
D
反码
16在定点二进制运算器中，减法运算一般通过（ D ）来实现。
A
原码运算的二进制减法器
B
补码运算的二进制减法器
C
原码运算的十进制加法器
D
补码运算的二进制加法器
17某计算机字长32位，其存储容量为256MB，若按单字编址，它的寻址X围是（ D ）。
A
0—64MB
B
0—32MB
C
0—32M
D
0—64M
18主存贮器和CPU之间增加cache的目的是（A  ）。
A
解决CPU和主存之间的速度匹配问题
B
扩大主存贮器容量
C
扩大CPU中通用寄存器的数量
D
既扩大主存贮器容量，又扩大CPU中通用寄存器的数量
19单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用（ C ）。
A
堆栈寻址方式   
B
立即寻址方式
C
隐含寻址方式   
D
间接寻址方式
20同步控制是（ C ）。
A
只适用于CPU控制的方式
B
只适用于外围设备控制的方式
C
由统一时序信号控制的方式
D
所有指令执行时间都相同的方式
21描述PCI总线中基本概念不正确的句子是（CD  ）。
A
PCI总线是一个与处理器无关的高速外围设备
B
PCI总线的基本传输机制是猝发式传送
C
PCI设备一定是主设备
D
系统中只允许有一条PCI总线
22 CRT的分辨率为1024×1024像素，像素的颜色数为256，则刷新存储器的容量为（ B ）
A
512KB   
B
1MB   
C
256KB   
D
2MB
23为了便于实现多级中断，保存现场信息最有效的办法是采用（ B ）。
A
通用寄存器   
B
堆栈   
C
存储器   
D
外存
24特权指令是由（C  ）执行的机器指令。
A
中断程序   
B
用户程序   
C
操作系统核心程序   
D
I/O程序
25虚拟存储技术主要解决存储器的（ B ）问题。
A
速度   
B
扩大存储容量   
C
成本   
D
前三者兼顾
26引入多道程序的目的在于（ A ）。
A
充分利用CPU，减少等待CPU时间
B
提高实时响应速度
C
有利于代码共享，减少主辅存信息交换量
D
充分利用存储器
27下列数中最小的数是（C  ）
A
（101001）2
B
（52）8 
C
（101001）BCD
D
（233）16
28某DRAM芯片，其存储容量为512×8位，该芯片的地址线和数据线的数目是（ D ）。
A
8，512
B
512，8
C
18，8 
D
19，8
29在下面描述的汇编语言基本概念中，不正确的表述是（ D ）。
A
对程序员的训练要求来说，需要硬件知识
B
汇编语言对机器的依赖性高
C
用汇编语言编写程序的难度比高级语言小
D
汇编语言编写的程序执行速度比高级语言慢
30交叉存储器实质上是一种多模块存储器，它用（ A ）方式执行多个独立的读写操作。
A
流水   
B
资源重复   
C
顺序   
D
资源共享
31寄存器间接寻址方式中，操作数在（B  ）。
A
通用寄存器   
B
主存单元   
C
程序计数器   
D
堆栈
32机器指令与微指令之间的关系是（ A ）。
A
用若干条微指令实现一条机器指令
B
用若干条机器指令实现一条微指令
C
用一条微指令实现一条机器指令
D
用一条机器指令实现一条微指令
33描述多媒体CPU基本概念中，不正确的是（ CD ）。
A
多媒体CPU是带有MMX技术的处理器
B
MMX是一种多媒体扩展结构
C
MMX指令集是一种多指令流多数据流的并行处理指令
D
多媒体CPU是以超标量结构为基础的CISC机器
34在集中式总线仲裁中，（A  ）方式对电路故障最敏感。
A
菊花链   
B
独立请求   
C
计数器定时查询
D

35流水线中造成控制相关的原因是执行（ A ）指令而引起。
A
条件转移   
B
访内   
C
算逻   
D
无条件转移
36 PCI总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确的是（ B ）。
A
采用同步定时协议   
B
采用分布式仲裁策略
C
具有自动配置能力   
D
适合于低成本的小系统
37下面陈述中，不属于外围设备三个基本组成部分的是（ D ）。
A
存储介质   
B
驱动装置   
C
控制电路   
D
计数器
38中断处理过程中，（B  ）项是由硬件完成。
A
关中断   
B
开中断   
C
保存CPU现场
D
恢复CPU现场
39 IEEE1394是一种高速串行I/O标准接口。以下选项中，（ D ）项不属于IEEE1394的协议集。
A
业务层   
B
链路层   
C
物理层   
D
串行总线管理
40运算器的核心功能部件是（B  ）。
A
数据总线   
B
ALU   
C
状态条件寄存器   
D
通用寄存器
41某单片机字长32位，其存储容量为4MB。若按字编址，它的寻址X围是（A  ）。
A
1M   
B
4MB   
C
4M   
D
1MB
42某SRAM芯片，其容量为1M×8位，除电源和接地端外，控制端有E和R/W#，该芯片的管脚引出线数目是（ D ）。
A
20
B
28
C
30
D
32
43双端口存储器所以能进行高速读/写操作，是因为采用（ D ）。
A
高速芯片   
B
新型器件
C
流水技术   
D
两套相互独立的读写电路
44单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需采用（ C ）。
A
堆栈寻址方式   
B
立即寻址方式
C
隐含寻址方式   
D
间接寻址方式
45为确定下一条微指令的地址，通常采用断定方式，其基本思想是（ C ）。
A
用程序计数器PC来产生后继微指令地址
B
用微程序计数器µPC来产生后继微指令地址
C
通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微指令地址
D
通过指令中指定一个专门字段来控制产生后继微指令地址
二、填空题
  1  字符信息是符号数据，属于处理（ 非数值）领域的问题，国际上采用的字符系统是七单位的（ASCII）码。P23
  2  按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。其中阶码E的值等于指数的真值（ e）加上一个固定的偏移值（ 127）。P17
  3  双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（ 空间 ）并行技术，后者采用（ 时间）并行技术。P86
4 衡量总线性能的重要指标是（ 总线带宽 ），它定义为总线本身所能达到的最高传输速率，单位是兆字节每秒（ MB/s）。P186
5  在计算机术语中，将ALU控制器和（cache ）存储器合在一起称为（CPU ）。P139
  6  数的真值变成机器码可采用原码表示法，反码表示法，（ 补码）表示法，（ 移码 ）表示法。P19 - P21
  7  广泛使用的（ SRAM）和（ DRAM）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。P66
  8  反映主存速度指标的三个术语是存取时间、（存储周期）和（存储器带宽）。P66
 9  形成指令地址的方法称为指令寻址，通常是（顺序）寻址，遇到转移指令时（跳跃）寻址。P123
  10  CPU从（主存中）取出一条指令并执行这条指令的时间和称为（指令周期）。
11 定点32位字长的字，采用2的补码形式表示时，一个字所能表示的整数X围是（ -2的31次方到2的31次方减1）。P20
  12 IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（ +［1+（1-）］）。P18 ？？？？
  13浮点加、减法运算的步骤是（0 操作处理  ）、（比较阶码大小并完成对阶 ）、（ 尾数进行加或减运算 ）、（结果规格化并进行舍入处理  ）、（溢出处理  ）。P52
  14某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（ 14）条。KB=2048KB(寻址X围)=20482
  15一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（20  ）位，其中主存字块标记应为（ 8 ）位，组地址应为（ 6 ）位，Cache地址共（ 7）位。=16384字 2= 2= 2=128
  16 CPU存取出一条指令并执行该指令的时间叫（ 指令周期），它通常包含若干个（CPU周期  ），而后者又包含若干个（时钟周期  ）。P131
17计算机系统的层次结构从下至上可分为五级，即微程序设计级（或逻辑电路级）、一般机器级、操作系统级、（汇编语言）级、（高级语言）级。P13
  18十进制数在计算机内有两种表示形式：（字符串）形式和（压缩的十进制数串）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。P19
 19一个定点数由符号位和数值域两部分组成。按小数点位置不同，定点数有（ 纯小数 ）和（ 纯整数 ）两种表示方法。P16
  20对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（ 高速缓冲存储器）、（ 主存储器 ）、（外存储器  ）。P66
  21高级的DRAM芯片增强了基本DRAM的功能，存取周期缩短至20ns以下。举出三种高级DRAM芯片，它们是（ FPM-DRAM）、（ CDRAM）、（SDRAM）。P75
  22一个较完善的指令系统，应当有（数据处理）、（ 数据存储 ）、（ 数据传送 ）、（ 程序控制 ）四大类指令。P119
  23机器指令对四种类型的数据进行操作。这四种数据类型包括（ 地址 ）型数据、（ 数值）型数据、（ 字符）型数据、（ 逻辑 ）型数据。P110
24 CPU中保存当前正在执行的指令的寄存器是（ 指令寄存器 ），指示下一条指令地址的寄存器是（ 程序寄存器 ），保存算术逻辑运算结果的寄存器是（ 数据缓冲寄冲器 ）和（ 状态字寄存器 ）。P129
25 数的真值变成机器码时有四种表示方法，即（ 原码）表示法，（ 补码 ）表示法，（ 移码 ）表示法，（ 反码 ）表示法。P19 - P21
  26主存储器的技术指标有（ 存储容量 ），（ 存取时间 ），（ 存储周期 ），（ 存储器带宽 ）。P67
27 cache和主存构成了（ 内存储器 ），全由（ CPU）来实现。P66
  31接使用西文键盘输入汉字，进行处理，并显示打印汉字，要解决汉字的（ 输入编码 ）、（汉字内码  ）和（字模码  ）三种不同用途的编码。P24
三、简答题
1  假设主存容量16M×32位，Cache容量64K×32位，主存与Cache之间以每块4×32位大小传送数据，请确定直接映射方式的有关参数，并画出内存地址格式。
解：64条指令需占用操作码字段（OP）6位，源寄存器和目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：
31 26 25 22 21 18 17 16 15 0
OP
目标
源
X
D
寻址模式定义如下：
X= 0 0 寄存器寻址 操作数由源寄存器号和目标寄存器号指定
X= 0 1 直接寻址 有效地址 E= (D)
X= 1 0 变址寻址 有效地址 E= (Rx)＋D
X= 1 1 相对寻址 有效地址 E=（PC）＋D
其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。该指令格式可以实现RR型，RS型寻址功能。
2  指令和数据都用二进制代码存放在内存中，从时空观角度回答CPU如何区分读出的代码是指令还是数据。
解：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。
4 用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。
证明：假设 （1）存储器模块字长等于数据总线宽度
（2）模块存取一个字的存储周期等于T.
（3）总线传送周期为τ
（4）交叉存储器的交叉模块数为m.
交叉存储器为了实现流水线方式存储，即每通过τ时间延迟后启动下一模快，应满足
T = mτ, (1)
交叉存储器要求其模快数>=m,以保证启动某模快后经过mτ时间后再次启动该模快时，它的上次存取操作已经完成。这样连续读取m个字所需要时间为
t1 = T + (m – 1)τ = mг + mτ–τ = (2m – 1) τ (2)
故交叉存储器带宽为W1 = 1/t1 = 1/(2m-1)τ (3)
而顺序方式存储器连续读取m个字所需时间为 t2 = mT = m2×τ (4)
存储器带宽为W2 = 1/t2 = 1/m2×τ (5)
比较(3)和(2)式可知，交叉存储器带宽> 顺序存储器带宽。
10 列表比较CISC处理机和RISC处理机的特点。
比较内容
CISC
RISC
指令系统
复杂、庞大
简单、精简
指令数目
一般大于200
一般小于100
指令格式
一般大于4
一般小于4
寻址方式
一般大于4
一般小于4
指令字长
不固定
等长
可访存指令
不加限定
只有LOAD/STORE指令
各种指令使用频率
相差很大
相差不大
各种指令执行时间
相差很大
绝大多数在一个周期内完成
优化编译实现
很难
较容易
程序源代码长度
较短
较长
控制器实现方式
绝大多数为微程序控制
绝大部分为硬布线控制
软件系统开发时间
较短
较长
11 设存储器容量为128M字，字长64位，模块数m=8，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期
τ=50ns。问顺序存储器和交叉存储器的带宽各是多少？

15 PCI总线中三种桥的名称是什么？简述其功能。
解：PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结构中，桥起着重要作用：
（1） 它连接两条总线，使总线间相互通信。
（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。
（3） 利用桥可以实现总线间的猝发式传送。
17 画图说明现代计算机系统的层次结构。P13-14
5级
高级语言级
编译程序
4级
汇编语言级
汇编程序
3级
操作系统级
操作系统
2级
一般机器级
微程序
1级
微程序设计级
直接由硬件执行
18 CPU中有哪几类主要寄存器？用一句话回答其功能。
解：A，数据缓冲寄存器（DR）；B，指令寄存器（IR）；C，程序计算器PC；D，数据地址寄存器(AR)；通用寄存器（R0~R3）；F，状态字寄存器（PSW）
24 简要总结一下，采用哪几种技术手段可以加快存储系统的访问速度？
①内存采用更高速的技术手段，②采用双端口存储器，③采用多模交叉存储器
25 求证：[-y]补=-[y]补    (mod 2n+1)
证明：因为[x-y]补=[x]补-[y]补=[x]补+[-y]补
又因为[x+y]补= [x]补+[y]补（mod 2 n+1） 所以[y]补=[x+y]补-[x]补
又[x-y]补=[x+(-y)]补=[x]补+[-y]补 所以[-y]补=[x-y]补-[x]补
[y]补+[-y]补= [x+y]补+[x-y]补-[x]补-[x]补=0 故[-y]补=-[y]补 (mod 2n+1)
29 设由S，E，M三个域组成的一个32位二进制字所表示的非零规格化数x，真值表示为 x＝(-1)s×(1.M)×2E-127
　　问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少？
解：（１）最大正数　（２）最小正数
0
11 111 111
111 111 111 111 111 111 111 11

0
00 000 000
000 000 000 000 000 000 000 00

X=1.0×2-128
X = [1+(1-2-23)]×2127
（４）最大负数
１
00 000 000
000 000 000 000 000 000 000 00
X=-1.0×2-128
（３）最小负数
１
111 111 11
111 111 111 111 111 111 111 11
X== -[1+(1-2-23)]×2127

30 画出单级中断处理过程流程图（含指令周期）。

35 写出下表寻址方式中操作数有效地址E的算法。
序号
寻址方式名称
有效地址E
说明
1
立即
A
操作数在指令中
2
寄存器
Ri
操作数在某通用寄存器Ri中
3
直接
D
D为偏移量
4
寄存器间接
(Ri)
(Ri)为主存地址指示器
5
基址
(B)
B为基址寄存器
6
基址＋偏移量
(B) + D

7
比例变址＋偏移量
(I) *S+ D
I为变址寄存器，S比例因子
8
基址＋变址＋偏移量
(B) + (I) +D

9
基址＋比例变址＋偏移量
(B)+(I)*S+D

10
相对
（PC）+D
PC为程序计数器
40 为什么在计算机系统中引入DMA方式来交换数据？若使用总线周期挪用方式，DMA控制器占用总线进行数据交换期间，CPU处于何种状态？P253 、254
为了减轻cpu对I/O操作的控制，使得cpu的效率有了提高。
可能遇到两种情况：一种是此时CPU不需要访内，如CPU正在执行乘法命令；另一种情况是，I/O设备访内优先，因为I/O访内有时间要求，前一个I/O数据必须在下一个访内请求到来之前存取完毕。
41 何谓指令周期？CPU周期？时钟周期？它们之间是什么关系？
指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。
CPU周期又称机器周期，CPU访问一次内存所花的时间较长，因此用从内存读取一条指令字的最短时间来定义。一个指令周期常由若干CPU周期构成
时钟周期是由CPU时钟定义的定长时间间隔，是CPU工作的最小时间单位，也称节拍脉冲或T周期
47 比较cache与虚存的相同点和不同点。
相同点：（1）出发点相同；都是为了提高存储系统的性能价格比而构造的分层存储体系。（2）原理相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器.
不同点：（1）侧重点不同；cache主要解决主存和CPU的速度差异问题；虚存主要是解决存储容量问题。（2）数据通路不同；CPU与cache、主存间有直接通路；而虚存需依赖辅存，它与CPU间无直接通路。（3）透明性不同；cache对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。（4）未命名时的损失不同；主存未命中时系统的性能损失要远大于cache未命中时的损失。
48 设[N]补=anan-1…a1a0，其中an是符号位。

证明：
当N≥0，an=0, 真值N=[N]补= an-1…a1a0=

②当N＜0，an =1，[N]补=1 an-1…a1a0依补码的定义,
真值 N= [N]补－2^(n+1)= anan-1…a1a0—2^(n+1)=

综合以上结果有

3 设x=-18，y=+26，数据用补码表示，用带求补器的阵列乘法器求出乘积x×y，并用十进制数乘法进行验证。
解：符号位单独考虑：X为正符号用二进制表示为 0 ，Y为负值符号用 1 表示。
【X】补 = 101110 【Y】补 = 011010
两者做乘法 1 0 0 1 0
x 1 1 0 1 0
-----------
0 0 0 0 0
1 0 0 1 0
0 0 0 0 0
1 0 0 1 0
1 0 0 1 0
----------------
1 1 1 0 1 0 1 0 0
结果化为10进制就是468
符号位进行异或操作 0异或1得 1
所以二进制结果为 1 1 1 1 0 1 0 1 0 0
化为十进制就是 -468
十进制检验： -18 x26= -468
5 图1所示的系统中，A、B、C、D四个设备构成单级中断结构，它要求CPU在执行完当前指令时转向对中断请求进行服务。现假设：
①  TDC为查询链中每个设备的延迟时间；
　　②  TA、TB、TC、TD分别为设备A、B、C、D的服务程序所需的执行时间；
　　③  TS、TR分别为保存现场和恢复现场所需的时间；
　　④  主存工作周期为TM；
　　⑤  中断批准机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。
　　试问：在确保请求服务的四个设备都不会丢失信息的条件下，中断饱和的最小时间是多少？中断极限频率是多少？
解：假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间段如图B17.3所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：
tA = 2TM +3TDC + TS + TA + TR （下标分别为A,M,DC,S,A,R）
tB = 2TM +2TDC + TS + TB+ TR (下标分别为B,M,DC,S,B,R）
tC = 2TM + TDC + TS + TC + TR （下标分别为C,M,DC,S,C,R）
达到中断饱和的时间为： T = tA + tB + tC
中断极限频率为：f = 1 / T

6 某计算机有图2所示的功能部件，其中M为主存，指令和数据均存放在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0～R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C、D为暂存寄存器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。
　　(1)将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。
　　(2)画出“ADD R1，（R2）”指令周期流程图。该指令的含义是将R1中的数与（R2）指示的主存单元中的数相加，相加的结果直通传送至R1中。
　　(3)若另外增加一个指令存贮器，修改数据通路，画出⑵的指令周期流程图。
解：（1）各功能部件联结成如图所示数据通路：
移位器
移位器
D
C
PC
aIR
R3
R2
R1
R0
MAR
M
MDR
ALU
-+1

（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。
（R2）→MAR
M→MDR→D
（C）+（D）→R1
（PC）→ MAR
M→MDR→IR，（PC）+ 1
（R1）→C

译码
送当前指令地址到MAR
取当前指令到IR，PC+1，为取下条指令做好准备
① 取R1操作数→C暂存器。
②R2中的内容是内存地址
③从内存取出数→D暂存器
④暂存器C和D中的数相加后送R1

7 参见图1，这是一个二维中断系统，请问：
①  在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。
　　②  若CPU现执行设备C的中断服务程序，IM2，IM1，IM0的状态是什么？如果CPU执行设备H的中断服务程序，IM2，IM1，IM0的状态又是什么？
　　③  每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可达到目的？
　　④  若设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？
解： (1)在中断情况下，CPU的优先级最低。
各设备优先级次序是:A-B-C-D-E-F-G-H-I-CPU
(2)执行设备B的中断服务程序时IM0IM1IM2=111；执行设备D的中断服务程序时IM0IM1IM2=011。
(3)每一级的IM标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的BI（中断允许）标志清“0”，它禁止设备发出中断请求。
(4)要使C的中断请求及时得到响应，可将C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令IM3=0即可 。
8 已知x=-001111，y=+011001,求：
 ①  [x]补，[-x]补，[y]补，[-y]补；
 ②  x+y,x-y,判断加减运算是否溢出。
解： [x]原=100111 [x]补=1110001 [-x]补=0001111
[y]原=0011001 [y]补=0011001 [-y]补=1100111
0
8
X+y=0001010 x-y=1011000
13 机器字长32位，常规设计的物理存储空间≤32M，若将物理存储空间扩展到256M，请提出一种设计方案。
解：用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2…，M7，每个模块32M×32位。它们各自具备一套地址寄存器、数据缓冲器，各自以等同的方式与CPU传递信息，其组成如图

12 有两个浮点数N1=2j1×S1,N2=2j2×S2，其中阶码用4位移码、尾数用8位原码表示（含1位符号位）。设j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，写出运算步骤及结果。
解： (1)浮点乘法规则：
N1×N2 =（ 2j1×S1）× （2j2× S2） = 2（j1+j2）×（S1×S2）
(2)码求和：
j1 + j2 = 0
(3)尾数相乘：
被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =
0⊕0 = 0。按无符号阵乘法器运算得：N1×N2 = 20×0.01100011
（4）尾数规格化、舍入（尾数四位）
N1×N2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2
9 图2所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。
① “ADD　R2,R0”指令完成(R0)+(R2)→R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。并在流程图每一个CPU周期右边列出相应的微操作控制信号序列。
②  若将（取指周期）缩短为一个CPU周期，请先画出修改数据通路，然后画出指令周期流程图。
解：（1）“ADD R2，R0”指令是一条加法指令，参与运算的两个数放在寄存器R2和R0中，指令周期流程图包括取指令阶段和执行指令阶段两部分（为简单起见，省去了“→”号左边各寄存器代码上应加的括号）。根据给定的数据通路图，“ADD R2，R0”指令的详细指令周期流程图下如图a所示，图的右边部分标注了每一个机器周期中用到的微操作控制信号序列。（2）SUB减法指令周期流程图见下图b所示。 

14 某机的指令格式如下所示
 X为寻址特征位：X=00：直接寻址；X=01：用变址寄存器RX1寻址；X=10：用变址寄存器RX2寻址；X=11：相对寻址
　　设(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六进制数），请确定下列指令中的有效地址：
　　①4420H   ②2244H   ③1322H   ④3521H
解: 1）X=00 , D=20H ,有效地址E=20H 2) X=10 , D=44H ,有效地址E=1122H+44H=1166H
3) X=11 , D=22H ,有效地址E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址E=0037H+21H=0058H
5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H
15 图1为某机运算器框图，BUS1～BUS3为3条总线，期于信号如a、h、LDR0～LDR3、S0～S3等均为电位或脉冲控制信号。
　　①  分析图中哪些是相容微操作信号？哪些是相斥微操作信号？
　　②  采用微程序控制方式，请设计微指令格式，并列出各控制字段的编码表。
解：1）相容微操作信号LRSN 相斥微操作信号 a,b,c,d
2）当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可）。
3位 3位 5位 4位 3位 2位
××× ××× ××××× ×××× ××× ××

X
目的操作数 源操作数 运算操作 移动操作 直接控制 判别 下址字段
编码表如下：
目的操作数字段
源操作数字段
运算操作字段
移位门字段
直接控制字段
001 a, LDR0
010 b, LDR1
011 c, LDR2
100 d, LDR3
001 e
010 f
011 g
100 h
MS0S1S2S3
L, R, S, N
i, j, +1
19 CPU执行一段程序时，cache完成存取的次数为2420次，主存完成的次数为80次，已知cache存储周期为40ns，主存存储周期为200ns，求cache/主存系统的效率和平均访问时间。P94例6

20 某机器单字长指令为32位，共有40条指令，通用寄存器有128个，主存最大寻址空间为64M。寻址方式有立即寻址、直接