工学第次课时序逻辑电路.pptx

第第6章章 时序逻辑电路时序逻辑电路6.2 6.2 若干常用时序逻辑电路若干常用时序逻辑电路二二.异步计数器异步计数器6.3.2 计数器计数器三三.任意进制计数器的构成方法任意进制计数器的构成方法四四.移位寄存器型计数器移位寄存器型计数器6.3.3*顺序脉冲发生器顺序脉冲发生器第第6章章 时序逻辑电路时序逻辑电路1.异步二进制加法计数器异步二进制加法计数器原则：原则：每每1位从位从“1”变变“0”时，向高位发出进时，向高位发出进位，使高位翻转位，使高位翻转.构成方法构成方法：触发器接成计数器形式，时钟：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的加在最低位，高位脉冲接在低位的Q 端或端或Q 端。端。在在末位末位+1时，从低位到高位逐位进位方式工作时，从低位到高位逐位进位方式工作。二二.异步计数器异步计数器注意：注意：若用若用上升沿上升沿作为触发信号，加法器低位作为触发信号，加法器低位Q输出作为高位时钟，减法器低位输出作为高位时钟，减法器低位Q作为高位作为高位时钟；若用时钟；若用下降沿下降沿作为触发信号，正好相反。作为触发信号，正好相反。第第6章章 时序逻辑电路时序逻辑电路图图6.3.17是由是由JK触发器构触发器构成的异步成的异步3位位二进制加法二进制加法计数器的逻计数器的逻辑电路。波辑电路。波形如图所示形如图所示图图6.3.17每每1位从位从“1”变变“0”时，时，向高位发出进位，使高向高位发出进位，使高位翻转位翻转.(低位输出由低位输出由1变变为为0时，时，下降沿下降沿正好作为正好作为高位时钟信号高位时钟信号)此处没考虑触此处没考虑触发器的传输延发器的传输延迟时间迟时间tpd.第第6章章 时序逻辑电路时序逻辑电路 异步异步二进制减法计数器二进制减法计数器构成方法构成方法：触发器接成计数器形式，时钟：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的加在最低位，高位脉冲接在低位的Q 端或端或Q 端。在端。在末位末位-1时时，从低位到高位从低位到高位逐位借位方式工作逐位借位方式工作。原则：原则：每每1位从位从“0”变变“1”时，向高位时，向高位发出进位，使高位翻转。发出进位，使高位翻转。第第6章章 时序逻辑电路时序逻辑电路图图6.3.18是由是由JK触发器构触发器构成的异步成的异步3位位二进制加法计二进制加法计数器的逻辑电数器的逻辑电路。波形如图路。波形如图所示。所示。图图6.3.18第第6章章 时序逻辑电路时序逻辑电路2.异步十进制计数器异步十进制计数器原理原理：在：在4位二进制异步加法计数位二进制异步加法计数器上修改而成，要跳过器上修改而成，要跳过1010 1111这六个状态。这六个状态。1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=1J=0第第6章章 时序逻辑电路时序逻辑电路由由JK触发器构成的异步十进制计数器触发器构成的异步十进制计数器,其逻辑电路如图其逻辑电路如图6.3.19所示，所示，其状态表及时序图与同步十进制计数器相同。其状态表及时序图与同步十进制计数器相同。图图6.3.19注注：JK悬空时相当于接逻辑悬空时相当于接逻辑1第第6章章 时序逻辑电路时序逻辑电路*二二五五十十进制异步计数器进制异步计数器74LS290:其逻辑符号及功能表如图其逻辑符号及功能表如图6.3.20所示所示图图6.3.20第第6章章 时序逻辑电路时序逻辑电路其逻辑符号及功能表如图其逻辑符号及功能表如图6.3.21所示所示第第6章章 时序逻辑电路时序逻辑电路异步计数器优缺点：异步计数器优缺点：优点：优点：其与同步计数器相比，具有结构简单的优点。在用其与同步计数器相比，具有结构简单的优点。在用T触触 发器构成二进制计数器时，可以不附加任何其它电路发器构成二进制计数器时，可以不附加任何其它电路缺点：缺点：（1）工作频率比较低）工作频率比较低，因为异步计数器的各级触发器是以串，因为异步计数器的各级触发器是以串行进位方式连接的，所以在最不利的情况下要经过所有各级触行进位方式连接的，所以在最不利的情况下要经过所有各级触发器传输延迟时间之和以后，新状态才能稳定建立。发器传输延迟时间之和以后，新状态才能稳定建立。（2）在电路状态译码时存在竞争）在电路状态译码时存在竞争-冒险现象冒险现象。第第6章章 时序逻辑电路时序逻辑电路三、任意进制计数器的构成方法三、任意进制计数器的构成方法若已有若已有N进制计数器（如进制计数器（如74LS161)，现在要实现，现在要实现M进制计数器，进制计数器，只能用已有的计数器产品经过外电路的不同连接方式实现。只能用已有的计数器产品经过外电路的不同连接方式实现。N进制进制M进制进制第第6章章 时序逻辑电路时序逻辑电路1.MN的情况的情况这种情况下，必须用这种情况下，必须用多片多片N进制计数器组合起来进制计数器组合起来，才能构成，才能构成M进制计数器。进制计数器。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。(1)串行进位方式和并行进位方式：串行进位方式和并行进位方式：串行进位方式：串行进位方式：在串行进位方式中，以在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。低位片的进位信号作为高位片的时钟输入信号。两片始终同时处于计数状态两片始终同时处于计数状态.第第6章章 时序逻辑电路时序逻辑电路例如采用串行进位方式，利用例如采用串行进位方式，利用74LS160实现实现100进制进制计数器，计数器，其电路如图其电路如图6.3.29所示。所示。图图6.3.29并行进位方式：并行进位方式：在并行进位方式中，在并行进位方式中，以低位片的进位输出信号作为高位片的工作以低位片的进位输出信号作为高位片的工作状态控制信号状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。，两片的计数脉冲接在同一计数输入脉冲信号上。第第6章章 时序逻辑电路时序逻辑电路例如采用并行进位方式，利用例如采用并行进位方式，利用74LS160实现实现100进制进制计数器，其电路如计数器，其电路如图图6.3.30所示。所示。图图6.3.30a.若要实现的若要实现的M进制可分解成两个小于进制可分解成两个小于N的因数相乘的因数相乘，即，即MN1N2,则则先将先将N进制计数器接成进制计数器接成N1进制计数器和进制计数器和N2进制计数器，再采用串行进位进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成或并行进位方式将两个计数器连接起来，构成M进制计数器。进制计数器。第第6章章 时序逻辑电路时序逻辑电路例例6.3.6 试利用串行进位方式由试利用串行进位方式由74LS160构成构成24进制加法计数器进制加法计数器解：解：24可分解成可分解成46（或者（或者38、212)，则先将两片，则先将两片74LS160构成构成4进制和进制和6进制计数器，再连接，其实现电路如图进制计数器，再连接，其实现电路如图6.3.31所示。所示。第第6章章 时序逻辑电路时序逻辑电路例6.3.7 试利用并行进位方式由74LS161构成32进制加法计数器解：可将解：可将32分成分成162(或或84)，则电路如图，则电路如图6.3.32所示。所示。第第6章章 时序逻辑电路时序逻辑电路b.若要实现的若要实现的M进制（如进制（如31进制）不可分解成两个小于进制）不可分解成两个小于N的因数相乘，的因数相乘，则要采用整体置零法或整体置数法构成。则要采用整体置零法或整体置数法构成。（2)整体置零方式和整体置数方式整体置零方式和整体置数方式首先将两片首先将两片N进制计数器按串行进位方式或并行进位方式联成进制计数器按串行进位方式或并行进位方式联成NN M 进制计数器，再按照进制计数器，再按照NM的置零法和置数法构成的置零法和置数法构成M进制计数器。此方法进制计数器。此方法适合任何适合任何M进制（可分解和不可分解）计数器的构成。进制（可分解和不可分解）计数器的构成。例例6.3.8 利用利用74LS160接成接成29进制计数器进制计数器。解：采用整体置零法的实现电路如图解：采用整体置零法的实现电路如图6.3.33(a)所示，采用整体所示，采用整体置数法的实现电路如图置数法的实现电路如图6.3.33(b)所示所示第第6章章 时序逻辑电路时序逻辑电路(a)异步整体置零异步整体置零(b)同步整体置数同步整体置数图图6.3.33第第6章章 时序逻辑电路时序逻辑电路例例5.3.7 试利用置零法和置数法由两片试利用置零法和置数法由两片74LS161构成构成53进制加法计数器。进制加法计数器。解：若由解：若由74LS161构成构成53进制计数器，其构成的进制计数器，其构成的256进制实际为二进制计数器进制实际为二进制计数器(28),故先要将故先要将53化成二进制数码，再根据整体置数法或整体置零法实现化成二进制数码，再根据整体置数法或整体置零法实现53进制。进制。（53)D（110101)B利用整体置数法由利用整体置数法由74LS161构成构成53进制加法计数器如图进制加法计数器如图6.3.34所示。所示。第第6章章 时序逻辑电路时序逻辑电路第第6章章 时序逻辑电路时序逻辑电路例例6.3.8 试用一片试用一片74LS290分别接成分别接成8421异步十进制计数器、异步十进制计数器、5421异步十进制异步十进制计数器和异步六进制计数器。计数器和异步六进制计数器。解：解：(1)8421异步十进制计数器：将异步十进制计数器：将CLK1和和Qo相接，计数脉冲由相接，计数脉冲由CLKo输入，输入，从由从由Q3Q2Q1Q0输出，即为输出，即为8421异步十进制计数器。异步十进制计数器。第第6章章 时序逻辑电路时序逻辑电路图图6.3.35就是其连接电路及状态表。就是其连接电路及状态表。第第6章章 时序逻辑电路时序逻辑电路(2)5421码异步十进制计数器：码异步十进制计数器：将将Q3与与CLK0相接，计数脉冲由相接，计数脉冲由CLK1输入，从输入，从Q0Q3Q2Q1输出则为输出则为5421码十进制计数器，码十进制计数器，第第6章章 时序逻辑电路时序逻辑电路其实现电路与状态表如图其实现电路与状态表如图6.3.36所示。所示。第第6章章 时序逻辑电路时序逻辑电路(3)异步异步6进制计数器：进制计数器：先将先将74LS290构成构成8421异步十进制计数器，再利用置零端和置九端构成异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路如图异步六进制计数器。其实现电路如图6.3.37所示。所示。第第6章章 时序逻辑电路时序逻辑电路四四、移位寄存器型计数器、移位寄存器型计数器1.环形计数器环形计数器 电路如图电路如图6.3.38所示，将移位寄存器首尾相接，则在时钟脉冲信号作所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。用下，数据将循环右移。图图6.3.38第第6章章 时序逻辑电路时序逻辑电路设初态为设初态为1000,则其状态转换图为则其状态转换图为注：此电路有几种无效循环，而且一旦脱离有效循环，注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自则不会自动进入到有效循环中，故此环形计数器不能自启动，必须启动，必须 将电路置到有效循环的某个状态中。将电路置到有效循环的某个状态中。第第6章章 时序逻辑电路时序逻辑电路图图5.3.39 为能自启动的环形计数器的电路为能自启动的环形计数器的电路,与图与图6.3.38所示电路相所示电路相比，加了一个反馈逻辑电路。比，加了一个反馈逻辑电路。其状态方程为其状态方程为第第6章章 时序逻辑电路时序逻辑电路则可画出它的状态转换图为则可画出它的状态转换图为有有效效循循环环1.环形计数器结构简单，不需另加译码电路；环形计数器结构简单，不需另加译码电路；2.环形计数环形计数器的缺点是没有充分利用电路的状态。器的缺点是没有充分利用电路的状态。n位移位寄存器组位移位寄存器组成的环形计数器只用了成的环形计数器只用了n个状态，而电路共有个状态，而电路共有2n个状态。个状态。第第6章章 时序逻辑电路时序逻辑电路2.扭环形计数器扭环形计数器 移位寄存器型计数器的结构可表示为图移位寄存器型计数器的结构可表示为图6.3.40所示的框图形式。所示的框图形式。其反馈电路的表达式为其反馈电路的表达式为环形计数器是反馈函数中最简单的一种，其环形计数器是反馈函数中最简单的一种，其D0=Qn1第第6章章 时序逻辑电路时序逻辑电路图图6.3.41为环扭形计数器（也叫约翰逊计数器），其为环扭形计数器（也叫约翰逊计数器），其D0=Q 3图图6.3.41其状态转换图为其状态转换图为此电路此电路不能自启动不能自启动！第第6章章 时序逻辑电路时序逻辑电路为了实现自启动，则将电路修改成图为了实现自启动，则将电路修改成图6.3.42所示电路。所示电路。第第6章章 时序逻辑电路时序逻辑电路其状态转其状态转换表为换表为a.n位移位寄存器构成的扭环型计数器的有效循环状态为位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环个，比环形计数器提高了一倍形计数器提高了一倍;b.在有效循环状态中，每次转换状态只有一个触发器改变状态，这在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争冒险现象样在将电路状态译码时不会出现竞争冒险现象;c.虽然扭环型计数器的电路状态的利用率有所提高，但仍有虽然扭环型计数器的电路状态的利用率有所提高，但仍有2n2n 个状态没有利用。个状态没有利用。扭环型计数器的特点扭环型计数器的特点第第6章章 时序逻辑电路时序逻辑电路6.3.3*顺序脉冲发生器顺序脉冲发生器 在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。1.由移位寄存器构成：由移位寄存器构成：可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。电路和波形如图电路和波形如图6.3.43所示所示第第6章章 时序逻辑电路时序逻辑电路注：注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的此电路的特点是结构简单，不需译码电路，缺点是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路数目比较多，而且需采用自启动反馈逻辑电路。第第6章章 时序逻辑电路时序逻辑电路2.由计数器和译码器构成的顺序脉冲发生器由计数器和译码器构成的顺序脉冲发生器 图图6.3.44为由为由74LS161构成的构成的8进制计数器和进制计数器和38译码器构成的顺序节拍译码器构成的顺序节拍脉冲发生器。脉冲发生器。图图6.3.44输出波形如图所示输出波形如图所示第第6章章 时序逻辑电路时序逻辑电路在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。构成序列信号发生器的方法很多，现介绍两种：构成序列信号发生器的方法很多，现介绍两种：1.由计数器和数据选择器构成由计数器和数据选择器构成 此电路比较简单和直观，若产生一个此电路比较简单和直观，若产生一个8位序列信号为位序列信号为00010111(时间顺序时间顺序为自左向右），则可用一个为自左向右），则可用一个8进制的计数器和一个进制的计数器和一个8选选1数据选择器来实现。数据选择器来实现。第第6章章 时序逻辑电路时序逻辑电路图图6.3.45其电路及状态转换表如图其电路及状态转换表如图6.3.45所示。所示。第第6章章 时序逻辑电路时序逻辑电路例例6.3.9 给定3线8线译码器74LS138和4位二进制同步加法计数器74LS161以及与非门，要求组成12节拍顺序脉冲发生器。解：将解：将4位十六进制加法位十六进制加法计数器计数器74LS161构成构成12进进制计数器，将制计数器，将74LS138构构成成4线线16线译码器，再线译码器，再连线即可构成连线即可构成12节拍顺节拍顺序脉冲发生器。其电路序脉冲发生器。其电路如图如图6.3.46所示。所示。第第6章章 时序逻辑电路时序逻辑电路例例6.3.10 试分析图试分析图6.3.47所示电路的逻辑功能，要求写出电路的输出序列所示电路的逻辑功能，要求写出电路的输出序列信号，说明电路中信号，说明电路中JK触发器的作用。触发器的作用。第第6章章 时序逻辑电路时序逻辑电路解：本例题是一序列信号，发生器，解：本例题是一序列信号，发生器，74LS161构成构成8进制计数器进制计数器74LS151构成序列信号输出网络，构成序列信号输出网络，JK触发器起输出缓冲作用，防止输出出现冒险触发器起输出缓冲作用，防止输出出现冒险现象。其输出状态表如下现象。其输出状态表如下第第6章章 时序逻辑电路时序逻辑电路作作 业业题题6.21 题题6.25