面向运动控制器的千兆以太网通信模块的设计与实现.pdf

仪 表 技 术 与 传 感 器Instrument Technique and Sensor2024 年第 2 期基金项目:国家自然科学基金面上项目(62274185)收稿日期:2023-07-10面向运动控制器的千兆以太网通信模块的设计与实现苏国旺,张 俊,杨 武,丁旭然,李 秋中南大学自动化学院 摘要:针对传统通信方式无法满足运动控制器对传输速度和实时性要求的问题,提出一种基于现场可编程门阵列(FPGA)的千兆以太网实现方案。结合 UDP/IP 协议中数据帧的封装和解析过程,对MAC 层、IP 层以及 UDP 层进行一体化设计,开发了一款低成本的千兆以太网通信模块。经仿真和硬件测试,该模块的主频最高可达 179.76 MHz,数据帧接收与发送之间的间隔仅为 444 ns,且存储器资源使用量不到 1%,满足千兆以太网的传输速率及实时性要求。除正常的以太网通信功能外,该模块还实现了数据帧的清除和重发功能以及对通信模块的 IP 和 MAC 地址进行动态配置,为实现运动控制器的以太网通信提供了低成本的解决方案。关键词:千兆以太网;FPGA;UDP/IP 协议;运动控制器中图分类号:TP915 文献标识码:ADesign and Implementation of Gigabit Ethernet CommunicationMoule for Motion Controller UnitSU Guowang,ZHANG Jun,YANG Wu,DING Xuran,LI QiuSchool of Automation,Central South UniversityAbstract:A gigabit Ethernet implementation scheme based on field programmable gate array(FPGA)was proposed to ad-dress the issue of traditional communication methods not meeting the transmission speed and real-time requirements of motion controllers.Combining the encapsulation and parsing process of data frames in the UDP/IP protocol,an integrated design was car-ried out for the MAC layer,IP layer,and UDP layer to achieve a low-cost gigabit Ethernet communication module.After simula-tion and hardware testing,the main frequency of this module can reach up to 179.76 MHz,and the interval between data frame reception and transmission was only 444 ns,and memory usage was less than 1%,which met the transmission rate and real-time requirements of gigabit Ethernet.In addition to the normal Ethernet communication function,it can also achieve data frame clear-ing and resending functions,as well as dynamically configure the IP and MAC addresses of the communication module,providing a low-cost solution for Ethernet communication of motion controllers.Keywords:gigabit ethernet;FPGA;UDP/IP protocol;motion controller unit0 引言运动控制器作为自动化设备的核心部件,被广泛应用于机器人、数控机床等高端制造业中,并随着网络技术的不断进步,其通信方式逐渐向网络化发展1。与常见的串口、CAN 总线、PCI 总线等通信方式相比,以太网具有传输速度快、通讯距离长以及大批量数据传输的特点2,能够满足运动控制器日益增长的对传输速度及实时性的要求,已成为运动控制器与上位机之间主流的通信方式3。以太网通信的关键在于实现传输控制协议/网际协议(TCP/IP)并完成其封装与解析4。目前网络协议栈普遍采用软件方式来实现,但随着数据传输压力的不断增大以及对传输延迟的更高要求,软件实现方式已无法满足当前需要。再考虑到一些场合由于环境因素影响无法集成 CPU,或者是在纯硬件的条件下,要想实现以太网通信就必须以硬件方式实现完整的网络协议栈功能。近年来,随着嵌入式以太网技术的发展,众多学者开始对以太网的硬件实现方案展开研究。其中现场可编程门阵列(FPGA)因具有集成度高、执行速度快且编程灵活的特点5,已成为主流的实现方式,出现了一些基于 FPGA 的千兆甚至万兆以太网通信接口的设计方案6。熊光阳等7对千兆以太网 UDP/IP 协议栈进行简化,可实现 60 帧/s 的图像数据实时传输。郑瑞等8对以太网模块进行分层设计,分别实现数据68 第 2 期苏国旺等:面向运动控制器的千兆以太网通信模块的设计与实现 链路层、网络层和传输层功能,并基于 FPGA 提出了一套千兆以太网实时图像采集与传输系统。董永吉等9在 Net FPGA 10G 板卡上设计并实现了万兆以太网 UDP/IP 硬件协议栈,传输速率最高达 9.32 Gbit/s,可达到万兆以太网的速率要求。虽然以太网的硬件设计日益成熟,但大多针对图像采集和视频传输领域,在运动控制器方面的应用不多,现有的设计大多还是基于软件或者数字信号处理器(DSP)结合物理层(PHY)芯片的设计方案。黄梓昂等10使用一款基于 Linux 操作系统的 Linux CNC 数控软件,搭建了基于 COS 的多轴运动控制器的通信模型。杨亮亮等11为实现多轴运动控制卡的通信,采用 STM32+PHY 芯片的方式,设计了基于 LwIP 协议栈的通信系统。在 FPGA 实现方面,黄坤12基于 ARM+FPGA 的架构设计了一款四轴运动控制卡,但 FPGA只进行运动数据的处理,以太网通信功能由 ARM 内核程序来实现。除此之外,有公司已经推出相关的硬件产品,如雷赛公司自主研发的 SMC6490 及 SMC6480系列运动控制器、研华公司推出的 AMAX-3110 系列六轴运动控制器等,但这些产品最多只支持百兆以太网,且价格昂贵。综上可知,目前在运动控制器中以太网协议的实现大多还是采用传统的软件方式。在硬件实现方面虽然也有不少研究成果,但都离不开软件的参与,并没有做到真正的硬件实现,且传输速度最多不超过100 Mbit/s,成本也不低。随着运动控制应用领域的愈加广泛和复杂,以往的实现方式已无法满足传输速度和实时性要求。针对这些问题,本文采用 FPGA+PHY 芯片的方案设计并实现了一款面向运动控制器的千兆以太网通信模块,主要工作体现在:1)将 UDP/IP 协议栈完全固化到 FPGA 中,以纯硬件的方式实现了以太网协议栈,并对数据链路层、网络层和传输层进行一体化设计,以低成本低延迟实现千兆以太网功能;2)通过对异步 FIFO 进行改进,设计了可清除及可重发的异步 FIFO,仅保存接收和发送所需的应用数据,不仅可实现跨时钟域的数据传输,还支持数据帧的重发和丢弃;3)与 MAC 地址、IP 地址均固定的通信方式不同,本次设计的千兆以太网通信模块支持通信过程中MAC 地址和 IP 地址的重配置以及多个运动控制器之间的子网通信,可通过总线接口对内部的参数寄存器进行灵活配置。1 方案设计本文旨在为一款自主研发的运动控制器设计其千兆以太网通信接口。针对传统运动控制器在处理性能、速度精度、位置精度和实时响应性等方面存在的问题,设计出一款高性能脉冲型8 轴运动控制器,整体方案如图 1 所示。该运动控制器可同时支持 I2C、SPI、串口以及以太网等多种通信接口,且内部不含有CPU。其核心为运动控制模块,负责数据处理以及各轴的控制和调度,并通过内部总线与通信接口进行数据交互,从而集数据采集、轨迹规划、运动控制、电机驱动以及通信等功能于一体,形成一款通用的运动控制器。图 1 运动控制器整体方案为实现运动控制器的千兆以太网通信功能,本文基于 DE2-115 开发板,采用 FPGA+PHY 芯片的方案设计了一款千兆以太网通信模块。上电复位后,运动控制模块通过内部总线对千兆以太网通信模块进行参数配置,包括通信所需的 IP 和 MAC 地址等,设置完毕后开始数据的传输。对于数据帧的接收,PHY 芯片通过 GMII 接口将完整的数据帧发送给通信模块,之后通信模块将启动数据帧的解析,并将解析完毕后的数据发给运动控制模块,数据帧的发送过程恰好相反。通过在 FPGA 中集成完整的网络协议栈,可实现运动控制器上的以太网通信功能。2 硬件设计本文主要针对 UDP/IP 协议中的下三层进行设计,以实现数据链路层、网络层以及传输层的功能。为满足运动控制器实时数据传输的需求,在传输层采用效率更高的 UDP 协议,其具有时间开销小且实现简单的特点,更适用于实时传输的场合13。以太网数据帧的封装和解析过程如图 2 所示,一个完整的以太网帧主要包括前导码、帧首定界符 SFD、以太网首部、数据(包括 IP 首部、UDP 首部以及应用数据)以及校验和 FCS 等部分14。结合数据帧的封装和解析过程,考虑将 MAC 层、IP 层以及 UDP 层进行融合,设计出如图 3 所示的总78 仪 表 技 术 与 传 感 器第 2 期图 2 以太网帧封装与解析过程体架构。根据功能可将总体架构分为接收模块、发送模块、接收与发送异步 FIFO、运动控制接口模块、同步复位模块以及发送时钟锁相环 PLL。其中同步复位模块用于产生发送和接收时钟域的复位信号,时钟锁相环 PLL 用于产生 125 MHz 的发送时钟,采用 Altera 现有的 IP 核来实现。图 3 千兆以太网通信模块总体架构当接收到数据帧时,接收模块负责进行解析,检查前导码、帧首定界符、MAC 地址、IP 地址、校验和FCS 等字段是否有误,并将应用数据写入到接收异步FIFO 中。若数据帧出现错误,将清除接收异步 FIFO中已存储的应用数据,无误则启动应用数据的发送。对于数据帧的发送,首先将应用数据写入到发送异步FIFO 中,之后由发送模块完成数据帧的组装,并通过GMII 接口发送给以太网 PHY 芯片。发送模块还支持对数据帧的重发操作,重新读取存储在发送异步 FIFO中的应用数据。运动控制接口模块负责与运动控制模块进行交互,实现应用数据的收发以及对通信模块参数的配置,并将相关信息存储在内部的参数寄存器中。2.1 接收模块接收模块内部还可细分为接收控制模块和帧解析模块。其中接收控制模块负责以太网帧数据的接收,将来自 GMII 接口的 8 bit 数据拼接成 16 bit 数据,并按照接收顺序依次发给帧解析模块。帧解析模块负责对接收的数据进行检查,判断包括前导码及 SFD、以太网首部、IP 首部、UDP 首部以及CRC 校验和等字段在内的数据是否正确,并将解析后的应用数据保存到接收异步 FIFO 中。由于通信过程中并不会利用到全部的以太网帧数据,且部分字段的数值固定不变,故只需要对其中一些字段进行解析即可,如表 1 所示15。表 1 解析的以太网帧字段序号字段描述1前导码(7 字节)连续 7 字节的 0 xAA2SFD(1 字节)帧首定界符,1 字节的 0 xAB3以太网首部(14 字节)源及目的 MAC 地址、类型字段4IP 首部(20 字节)IP 版本、IP 包总长度、协议号、IP校验和、源及目的 IP 地址5UDP 首部(8 字节)UDP 源及目的端口、UDP 包长度、UDP 校验和6FCS(4 字节)帧校验序列,采用 CRC32 校验 可采用状态机实现对各字段的解析,其状态图如图 4 所示。图 4 帧解析状态图一共分为 8 个状态,从初始状态 IDLE 到状态FCS,依次实现初始化,对前导码及帧首定界符、以太网首部字段、IP 首部字段、IP 校验和、UDP 首部字段、UDP 校验和以及 CRC32 字段的检查。其中 IP 校验和及 UDP 校验和均采用二进制反码求和的方式来计算,最终结果若为 0 x0000 说明校验和正确,否则表示校验不通过,需要丢弃该数据帧。需要注意的是,IP 校验的范围为 20 字节的 IP 首部,而 UDP 校验的范围包括UDP 伪头部(包含协议号、源 IP、目的 IP 地址以及UDP 长度)、UDP 首部以及所有的应用数据。因此UDP 校验和的结果需等到所有数据接收完毕才能计算得到。FCS 状态下对整个以太网帧进行 CRC32 校验,校验范围从以太网首部到应用数据。若来到 FCS状态且 CRC32 校验通过,则说明收到的以太网帧解析88 第 2 期苏国旺等:面向运动控制器的千兆以太网通信模块的设计与实现 正确,将通知运动控制接口模块启动下一步的操作。其余情况下将向接收异步 FIFO 发送写清除信号,丢弃掉接收到的错误数据帧。2.2 发送模块发送模块包括帧组装模块和发送控制模块。其中发送控制模块主要实现 16 bit 数据转成 8 bit 数据的功能,将组装好的数据帧通过 GMII 接口发送给以太网 PHY 芯片。帧组装模块主要负责完成整个以太网数据帧的组装,同样可以用状态机来实现其功能,状态图如图 5所示。模块上电复位后将来到 IDLE 状态并完成初始化,之后跳转到 DST_ADDR 状态。由于发送数据帧需要知道目的方的 IP 及 MAC 地址,故 DST_ADDR 状态用于查询是否已经获得目的地址,若得到则跳转到下一状态,否则一直等待。当应用数据被全部写入到发送异步 FIFO 后将启动数据帧的组装,按照以太网帧的格式依次发送前导码以及帧首定界符、以太网首部、IP 首部、UDP 首部、应用数据以及最后的 FCS 字段,从而实现一个完整以太网帧的组装过程。与解析过程类似,也需要进行 IP 校验和、UDP 校验和以及CRC32 等字段的计算。特别地,发送模块还具备重新发送数据帧的功能,当需要重发时,发送模块将重新读取存储在发送异步 FIFO 中的应用数据,之后启动数据帧的发送。图 5 帧组装状态图2.3 接收及发送异步 FIFO通信过程涉及 3 个不同的时钟域:系统时钟50 MHz、发送时钟 125 MHz 以及接收时钟 125 MHz,对数据的读写需要进行异步设计,可采用异步 FIFO来存储应用数据。但普通的异步 FIFO 没有清除和重发数据的功能,当解析的数据帧出现错误或者想要重新发送上一次的数据帧时,无法满足设计所需。故在异步 FIFO 的基础上,设计了一个可清除及可重发的异步 FIFO 来存储接收和发送的应用数据。设计的 FIFO 内部结构如图 6 所示,分为读和写 2个完全独立的时钟域,数据存储在双端口异步 RAM中,可同时对数据进行读写。在写时钟域内,写指针用于表示当前写的位置,若在写时钟上升沿到来时写使能有效,则写指针自动加 1,并将截取最高位后的数据作为写地址。为产生 FIFO 满信号,需要将写指针从二进制转换成格雷码,并与打 2 拍后的格雷码形式下的读指针进行比较。若最高位不同而剩余数据相同,则表示 FIFO 已满,停止写入数据,否则表示 FIFO未满,还可继续写入数据。FIFO 空信号的产生与之类似,不同的是需要将格雷码形式下的写指针实现从写时钟域到读时钟域的同步,且当两者数据相同时表示FIFO 已空,停止读数据。图 6 可清除及可重发的异步 FIFO 结构图为实现以太网数据帧的清除以及重发功能,在常规 FIFO 的基础上新添加了 4 个信号,分别为写清除、写结束、重发以及读结束信号。以写端口的数据清除功能为例:当写清除信号有效时,写指针被重置为上一帧结束后的数值,下一次写入的数据将覆盖原来的数据,从而实现清除已写入的错误数据帧的功能。读98 仪 表 技 术 与 传 感 器第 2 期端口的数据重发过程与之类似,在此不再赘述。通过对异步 FIFO 进行改进,并实例化两次作为接收和发送的异步 FIFO,可实现对错误数据帧的清除和数据帧的重发功能。2.4 运动控制接口模块运动控制接口模块负责与运动控制模块进行数据交互,通过内部总线完成应用数据的收发,接口说明如表 2 所示。其中 i_USER_RXDV 信号与 o_USER_TXEN 信号分别表示应用数据接收以及发送有效。为实现运动控制器内部的子网通信,还添加了表示通信模块 ID 号的 ETH_CID 信号以及片选信号 ETH_EN。其中 ETH_CID 信号被设置为本机 IP 及 MAC 地址的低 8 位,考虑到全 0 和全 1 的地址会被保留,则子网中最多可容纳 254 个运动控制器,各自的 IP 和 MAC 地址在子网内都是唯一的,不会发生地址冲突。表 2 内部总线接口说明信号名称位宽说明i_ETH_CLK1系统时钟信号,50 MHzi_ETH_RSTN1系统复位信号,低电平有效i_ETH_EN1通信模块使能信号i_ETH_CID8本机 IP 及 MAC 地址低 8 位i_USER_RXDV1接收应用数据有效i_USER_RXD16接收的应用数据o_USER_TXEN1发送应用数据有效o_USER_TXD16发送的应用数据 为实现通信过程中运动控制模块对 MAC 地址及IP 地址的重配置,考虑将应用数据的前 2 字节作为应用首部来进行配置,其格式如图 7 所示。其中低 8 位分别表示轴 1 到轴 8,最后 2 位保留,中间的 6 位用于表示设置通信双方的 IP 及 MAC 地址、重置以及重发的标志信号。图 7 应用数据首部格式运动控制接口模块会对接收的应用数据首部进行解析,若低 8 位中出现高电平,则表示后续数据与 8个轴有关,将数据存储在发送异步 FIFO 中。若中间 6位出现高电平,则将后续的数据写入到专门设置的参数寄存器中,包括通信所需的本机和目的地址、模块使能以及重发标志等,以此实现运动控制模块对内部参数的灵活配置。3 仿真及硬件测试3.1 功能仿真仿真测试以 Modelsim 作为仿真环境,编写 test-bench 文件产生激励信号来进行功能验证。考虑到仿真和硬件测试的方便性,采用数据回环验证的方式,即发送和接收的应用数据一致,通过比对数据来快速判断模块功能是否正确。功能仿真的结果如图 8 所示,其中图 8(a)为接收的部分数据帧,图 8(b)为发送的部分数据帧,对发送和接收的部分数据进行比较,可以发现除源地址和目的地址发生调换外,其余的字段均一致,包括前导码及 SFD、类型字段和后续没有展示出来的 IP 首部、UDP 首部以及应用数据等。从图 8(c)中整体的仿真结果来看,可成功实现数据帧的回环发送和接收,说明模块的通信功能正常。并且收发数据帧之间的间隔为 444 ns,约等于 56 个 GMII 时钟周期,传输的实时性能够得到保障。除此之外,还能对 MAC 地址和 IP地址进行配置,从而在保证通信功能正常的前提下,极大提高通信模块的灵活性。3.2 硬件测试硬件测试平台为 DE2-115 开发板,其上集成了丰富 的 逻 辑 资 源。核 心 为 Cyclone IV 系 列 的EP4CE115F29 芯 片,还 搭 载 有 2 块 PHY 芯 片88E1111,可工作在 10/100/1000BASE-T 模式下,且支持 MII、GMII 等接口。整个模块的资源使用情况如表3 所示。共使用了2 472 个逻辑资源,占总数的 2%,其中包括 1 193 个寄存器。引脚占用了 22 个,还使用了一个用于产生GMII 接口发送时钟的 PLL。除此之外,使用了共计33 200 bit 的存储器资源,使用率不到存储器总数的1%,可见硬件资源使用较少。编译结果如表4 所示,系统主频最高达179.74 MHz,且发送时钟和接收时钟均超过 GMII 接口需要的125 MHz,满足千兆传输速度的需求。之后将编译好的代码下载到 FPGA 中,并用网线将 FPGA 与上位机进行连接。FPGA 一侧以数据回环的方式将接收的应用数据重新发送出来,而在上位机一侧,一方面使用网络调试助手来对比收发的数据是否有不同,同时还运行 Wireshark 抓包软件来实时抓取数据包。测试之前将上位机的 IP 地址设置为 192.168.1.1,MAC 地址设置为 64-00-6A-5B-9E-01,运动控制器的 IP 地址为 192.168.1.2,MAC 地址为 64-00-6A-5B-9E-02。09 第 2 期苏国旺等:面向运动控制器的千兆以太网通信模块的设计与实现(a)接收数据帧(部分)(b)发送数据帧(部分)(c)数据帧收发波形图图 8 功能仿真波形图表 3 资源使用情况名称使用数量/个使用占比/%逻辑单元2 4722寄存器资源1 1931引脚224PLL125 表 4 编译结果序号时钟名称说明时钟频率/MHz1i_CLK系统时钟179.742i_ETH_TXCLK发送时钟137.193i_ETH_RXCLK接收时钟142.76 为验证数据传输的准确性,运行 Wireshark 软件进行抓包实验,结果如图 9 所示。对图中抓取的数据包进行分析,可以得到的信息有:源 IP 地址及 MAC 地址分别为 192.168.1.2、64-00-6A-5B-9E-02,目的IP 地址及 MAC 地址分别为 192.168.1.1、64-00-6A-5B-9E-01,与之前设置的一致,说明该数据帧是由运动控制器发给上位机的。数据帧的总长度为 102 字节,其中应用数据长度为 60 字节,且 UDP 源端口号与目的端口号均为 8080,即 0 x1F90。将应用数据与网络调试助手中的数据进行对比,可以发现数据一致,进一步验证了设计的千兆以太网通信模块功能的正确。图 9 Wireshark 软件抓包结果4 结束语本文基于 FPGA+PHY 芯片的方案设计了一款低成本的千兆以太网通信模块,可实现 MAC 层、IP 层以及 UDP 层协议功能。相比于传统实现方式,本文充分19 仪 表 技 术 与 传 感 器第 2 期利用 FPGA 硬件并行处理的优势,对以太网协议进行一体化设计,以纯硬件的方式实现了千兆以太网通信功能。经 RTL 仿真及 FPGA 硬件测试,本次设计的千兆以太网通信模块能正常实现以太网通信功能,还可支持 MAC 地址、IP 地址的重配置,适用于实时性要求较高且低成本的场合。参考文献:1 冯文.基于 EtherCAT 通信的多轴运动实时控制系统研究与设计D.镇江:江苏科技大学,2021.2 MAHMOODI M R,SAYEDI S M,MAHMOODI B.Reconfig-urable hardware implementation of gigabit UDP/IP stack based on spartan-6 FPGAC./2014 6th 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