基于面向TTE的新型数据综合系统的设计与实现.pdf

2024 年第 1 期仪 表 技 术 与 传 感 器Instrument Technique and Sensor收稿日期:2023-07-06基于面向 TTE 的新型数据综合系统的设计与实现张会新1,洪应平1,姚玉林2,杨应杰11.中北大学仪器科学与动态测试教育部重点实验室;2.91515 部队 摘要:针对传统总线无法实时网络传输,新型总线时间触发以太网(TTE)兼容 IP 协议和 IEEE802.3协议,但 TT 业务和 BE 业务需设备满足 TTE 协议,实际工程缺少适用性的问题,设计了一种基于 FPGA的时间触发以太网数据综合系统。该数据综合系统以 FPGA 作为核心控制器,千兆网作为主要通信接口,在满足高速率、高宽带、高灵活的前提下,设计出数据综合模块,将多种传统总线与 TTE 总线良好兼容。试验结果表明:系统在同步精度高达 40 ns、通信抖动仅为 392 ns 的前提下,数据转换收发无误码现象。同时将多种数据混合编帧,具备极高的稳定性与灵活性,为 TTE 网络数据服务于实际工程提供了可靠的解决方案。关键词:时间触发以太网;时钟同步;协议兼容;数据融合中图分类号:TP393 文献标识码:ADesign and Implementation of New Data Synthesis System for TTEZHANG Huixin1,HONG Yingping1,YAO Yulin2,YANG Yingjie11.Key Laboratory of Instrumentation Science and Dynamic Measurement,Ministry of Education,North University of China;2.91515 MilitaryAbstract:In response to the inability of traditional buses for real-time network transmission,the new bus time triggered Eth-ernet(TTE)is compatible with the IP protocol and IEEE802.3 protocol.However,the TT and BE services require equipment to meet the TTE protocol,which is a problem of lack of applicability in practical engineering.A time triggered Ethernet data synthe-sis system based on FPGA was designed.The data integration system used FPGA as the core controller and gigabit network as the main communication interface.Under the premise of meeting high-speed,high bandwidth,and high flexibility,a data integration module was designed,which is well compatible with various traditional buses and TTE buses.The experimental results show that the system has a synchronization accuracy of up to 40 ns and communication jitter of only 392 ns,and there is no error in data conversion and transmission.At the same time,multiple types of data are mixed for framing,which has extremely high stability and flexibility,providing a reliable solution for TTE network data service in practical engineering.Keywords:time triggered Ethernet;clock synchronization;protocol compatibility;data fusion0 引言TTE 是目前基于以太网的新型总线技术,将传统以太网与时间确定性紧密联系。相较于传统以太网,TTE 具有高宽带、实时性、确定性、可靠性等特点1-3。通过计算 PCF 帧以及获取同步时间来提高时钟同步精度4-6,能够有效实现全局时钟同步,显著提高了网络数据的可靠性和网络资源利用率。同时,TTE 完全兼容 AS6802 协议和 IEEE802.3 协议7-9。而 TTE 发展已成必然趋势,读取 TT 数据需设备兼容 TTE 协议,传统总线与新型总线无法混合编帧。同时,在实际工程中设备采用多种通信端口。各种通信端口协议、传输距离、通信速率不同10-12。数据组合存在冗杂的数据处理问题。综合上述背景,本文提出了面向 TTE 的新型数据综合系统的设计与实现,将多种协议数据综合传输与 TTE 相融合,实现了远程控制。在能够满足系统高稳定性、高确定性要求的同时,还可通过上位机调控所需数据流,提高测试效率。1 总体设计方案测试系统遵循模块化、高稳定和高效率的设计思想,整个系统由 3 块模块构成,分别为数据源模块、数据综合模块和交换机模块,数据源模块作为背板使数据综合模块和交换机模块通信。模块与模块之间使用 VPX高速接插件,完成各模块之间数据传输。同时,各模块上配备 1 块 TTE 核心板,内部集成 TTE 功能协议,方便接收 TTE 数据流。其总体设计框图如图 1 所示。该系统主要实现数据接收与发送两部分。TTE18 仪 表 技 术 与 传 感 器第 1 期图 1 系统总体框图数据由数据源模块,经 TTE 交换机模块将数据流传输到数据综合模块,以此来实现数据接收。数据综合模块可将接收 TTE 数据经扩展数据输出网口发送给计算机,通过对比来验证数据的准确性。同时,数据综合模块底板可以接收 LVDS 数据、RS-422 数据,还配备千兆以太网口接口。该模块将接收的多种数据经综合编帧,按要求输出。2 关键硬件电路设计2.1 TTE 交换机模块系统中 TTE 交换机板卡作为“交通枢纽”,实现TTE 数据的接收与转发,不参与数据流的综合编帧。该板卡所使用的以太网 PHY 芯片为 88E1145。TTE核心板与底板各配备 1 块 88E1145 芯片,底板为 TTE核心板引出 3 路以太网口:第 1 路与上位机相连,方便更改 TTE 核心板的参数配置,同时监控交换机数据延迟与抖动,以及 TTE 同步精度;第 2 路与 TTE 数据源板卡相连,转发 TTE 流数据;第 3 路镜像输出流过交换机的数据,方便监控。底板中扩展出以太网接口,通过接插件与数据综合板互通,形成 TTE 数据回路。2.1.1 电源电路设计为使系统更加稳定,设计电源输入电压为 5 V,同时各模块电源分离处理,减少器件之间干扰。为保证系 统 稳 定 以 及 启 动 需 大 电 流 推 动,选 用LMZ31710RVQTD 稳压芯片。在满足系统不同电流运行的情下,可通过调节 VOUT、FB 引脚的电阻提供稳定电压。图 2 为 LMZ3170RVQTD 电路图。图 2 LMZ3170RVQTD 电路图2.1.2 网络变压器设计为了增强电流信号,增大传输距离,提高抗干扰能 力,设 计 了 网 络 变 压 器 电 路,如 图 3 所 示。GST5009LF 适合长距离千兆以太网、全双工应用,支持 4 对 5 类 UTP 电缆,适用于极端环境。图 3 网络变压器电路2.2 数据综合模块数据综合板卡用于整合处理数据。板卡中配备TTE、RS-422、传统以太网、LVDS 通信接口。主控芯片为 XC7K160T,其内部有8 对高速串行收发器,通信速率为12.5 Gbit/s,更高效处理数据。36 Kbit 双端口 RAM,内置 FIFO 逻辑,用于片上数据缓冲。支持1 866 Mbit/s的 DDR3 接口。该板卡具有缓存功能,将其他数据与TTE 数据进行混合编帧。RS-422 等其他类型数据在帧中有固定位置,最终通过以太网传输到上位机。2.2.1 千兆网电路设计为了提高数据综合编帧能力,确保数据传输的稳定性和有效性,设计了千兆网电路,如图 4 所示。图 4 88E1111 电路图88E1111-BAB2I000 芯片可依据混合信号实现均衡、回声和串扰消除,同时以每 s 千兆位的速率进行数据恢复和纠错。该芯片复位时低电平有效。复位信号拉高前芯片上电 10 ms,其拉高时钟需 10 个时钟周期。同时,操作 MDIO 接口还需再等 5 ms。复位通过配置 CONFIG6:0 引脚可实现 PHY Adderss、PHY Operate Mode(操作模式)、Auto-Negotiation(自适应模式)。PHY 芯片模式配置如表 1 所示。28 第 1 期张会新等:基于面向 TTE 的新型数据综合系统的设计与实现 表 1 PHY 芯片模式配置引脚引脚连接硬件配置位设置配置 CONFIGO0LED_RX010PHY 地址位2:0=010CONFIGO1LED_LINK10110使能 Pause,PHY 地址位4:3=10。CONFIGO2LED_LINK100101自协商千兆网CONFIGO3LED_DUOLEX011使能 MDI 交叉,不能使 125CLK。CONFIGO4VSS000无时钟自协商千兆光口CONFIGO5VDDO111不使能光口电口自适应,不使能睡眠。CONFIGO6LED_LINK1000100选择 TWSI 接口,中断信号高有效,50 设置。2.2.2 LVDS 通信模块设计LVDS 信号的恒流源模式低摆幅输出可实现高速传输能力,同时点对点传输速率可达 800 Mbit/s。稳定性好、抗压强度大。因此 TTE 数据与 LVDS 数据混编更加必要,经过调研比较多种芯片,最终选取多点低压差分信号线路驱动器及接收器,芯片型号为DS91D176,电路如图 5 所示。驱动器输入端接收LVTTL/LVCMOS 信号转化为 M-LVDS 信号。接收端将此信号转化为 3 V 的 LVCMOS 信号。图 5 LVDS 电路2.2.3 RS422 通信模块设计为了提高 TTE 数据灵活性,适应传统化设备,本系统数据综合板卡引入 RS422 接口。其数据信号输出为差分信号,由驱动能力强的发送器和输入阻抗高的接收器组成硬件电路,在传输距离和速度上优于RS232 接口。本系统中 RS422 接口的收发器选用DS26C31 芯片,具有 4 路差分线路驱动器,拥有多个收发节点,更好平衡数字数据传输。将 TTL 或 CMOS电平转化为 RS422 电平,保留 CMOS 低功耗特点。该电路使其在不加载 RS422 总线时断电。同时,二极管静电放电不会对输入造成影响。电路如图 6 所示。图 6 RS422 电路3 系统逻辑设计与实现3.1 整体逻辑设计系统总体实现以下功能,分以下3 种模式,分别为数据转换及缓存、数据发送和数据综合编帧。系统总体逻辑图如图 7 所示。系统上电,板卡及芯片开始复位和初始化。TT/BE 数据经 TTE 核心板转为 FPGA可识别数据。同时将转换数据与 RS422、LVDS 分别写入 FIFO,按组合类型进行编帧等待上位机指令。当上位机经 ARP、ICMP(PING)、UDP 协议与上位机互通后,按指令发出综合数据。上位机实时监测 TTE 数据以及同步情况,另一网口将数据镜像输出。3.2 TTE 数据结构相较于传统以太网,TTE 增加了时间触发流量类型。包括时间触发(TT)消息、速率约束(RC)消息以及尽力传输(BE)消息。这 3 种数据符合标准以太网帧。TT/BE 数据实时兼容 AS6802 协议和 IEEE802.3协议,只是它们帧格式的 Type 域不同。TTE 网络设备提前设定了离线时间调度表,可以按照定义的表收发时间触发业务。时间触发消息(TT)便可避免物理链路和发生碰撞,减少数据帧延迟和抖动,提高数据传输安全性和实时性。此外,除了 TT 业务,还可去处理38 仪 表 技 术 与 传 感 器第 1 期图 7 系统控制逻辑流程图图非时间触发业务,确保业务即时传输。若非时间触发业务未处理,合适时间会再次触发 TT 业务。TT 帧格式示意图如图 8 所示。图 8 TT 帧格式尽力传输(BE)消息符合 IEEE802.3 标准的传统以太网,兼容现有的以太网标准。BE 业务在传输时无需考虑传输时间、延迟与抖动,不考虑能不能到达目的节点。在 TTE 数据中,BE 业务在无其他业务时才会传输,其传输优先级最低。图 9 是 BE 帧格式示意图。图 9 BE 帧格式协议控制帧(PCF)仅作用于时钟同步阶段,属于TT 帧。时钟同步阶段,同步主节点将 PCF 帧发送到压缩主节点,压缩主节点根据 PCF 帧所到时间计算平均值,后将新的 PCF 帧发送到同步从节点来实现同步。PCF 帧格式示意图如图 10 所示。3.3 PCF 帧同步逻辑时间触发以太网由全局高度统一的本地时钟来保证 TT 数据的安全性、实时性。分布式时钟同步对TTE 很关键。主要通过计算机、网络帧抓包来查看时图 10 PCF 帧格式钟同步情况,确定系统是否正常。本系统测试时,数据编帧后发送到上位机,经监测计算机可实时查看同步信息。同步主节点(SM)先将 PCF 帧发送到压缩主节点(CM)。压缩主节点将点到点所消耗时间取平均值,重新组合 FCF 帧返回同步主节点,实现同步。PCF帧时钟同步逻辑如图 11 所示。101104 端系统为同步主节点,201 交换机为压缩主节点,其余节点为同步客户端。同步控制器转发 301304 PCF 帧到压缩主节点。压缩主节点建立一组新的 PCF380 后返回端系统,将终端系统与其他控制系统连接起来。图 11 PCF 帧时钟同步逻辑3.4 TTE 数据转换逻辑设计根据时序可将测试数据转化为所需要的波形。TT、BE 数据需设备兼容 TTE 协议。上位机将 TTE 数据经交换机板卡发送到 TTE 核心板。将 TTE 数据转换为 FPGA 所需波形模块,实现了上位机与数据综合板卡互通。数据综合板卡读取数据包时,核心板卡先将TX_REQ(数据请求信号)拉高,TX_DVAL(数据有效信号)也随之拉高,从而开始传输有效数据。数据传输完成后,有效信号拉低。网路包发送时序如图 12 所示。图 12 网络包发送时序48 第 1 期张会新等:基于面向 TTE 的新型数据综合系统的设计与实现 3.5 TTE 数据综合逻辑设计数据综合模块接收到由交换机转发数据综合模块的 TTE 数据后下载缓存,该模块将 TTE 帧解码提取数据部分后发送给地面设备。同时数据类型处可区分多种总线数据的标志部分。TTE 数据帧结构在数据解码时与传统以太网帧格式相同,而帧类型不同。数据综合模块将各通道的综合数据按照表2 的内容向外发送并进行数据编帧。综合数据编帧格式(数据域)如表 2 所示。编帧后数据包含前导码、IP 地址、端口号、协议类型等,经 UDP 发送。UDP 发送模块状态跳转逻辑如图 13 所示。表 2 综合数据编帧格式(数据域)数据组合类型帧头组合类型数据帧长度数据帧计数数据帧尾LVDSAABB0001461 500XXXXXXXXYYZZRS422AABB0002461 500XXXXXXXXYYZZTTAABB0003461 500XXXXXXXXYYZZBEAABB0004461 500XXXXXXXXYYZZLVDS+RS422AABB0005461 500XXXXXXXXYYZZLVDS+TTAABB0006461 500XXXXXXXXYYZZLVDS+BEAABB0007461 500XXXXXXXXYYZZRS422+TTAABB0008461 500XXXXXXXXYYZZRS422+BEAABB0009461 500XXXXXXXXYYZZTT+BEAABB000A461 500XXXXXXXXYYZZLVDS+RS422+TTAABB000B461 500XXXXXXXXYYZZLVDS+RS422+BEAABB000C461 500XXXXXXXXYYZZLVDS+TT+BEAABB000D461 500XXXXXXXXYYZZRS422+TT+BEAABB000E461 500XXXXXXXXYYZZLVDS+RS422+TT+BEAABB000F461 500XXXXXXXXYYZZ图 13 UDP 发送模块状态跳转逻辑图4 测试结果与分析该系统由数据源板卡、数据综合板卡、交换机板卡组成。图 14 为 TTE 综合测试系统。数据源板卡通过 VPX 接插件将交换机板卡和数据综合板卡相连接,同时提供板卡电源和模拟 TTE 数据。此外搭配 TTE上位机管理软件,配置板卡的基本参数,以实现对 TTE数据同步精度、通信抖动的监测。TTE 时间同步测试前,将 TTE 综合测试系统以及上位机搭建完成。数据发生器产生数据源,编帧后由交换机发送数据综合板卡,该板卡将数据混合编帧后发送到上位机监控界面。可实时监测上位机交换机以及数据综合板卡时间同步精度等信息。TTE 交换机各参数监控如图 15 所示,试验结果表明,交换机同图 14 TTE 综合测试系统步精度为 64 ns,系统完成同步。图 15 TTE 交换机各参数监控图TTE 数据综合板卡各参数监控如图 16 所示。时钟同步精度可达 40 ns,通信抖动为 392 ns。图 17 为 PCF 同步数据图,包含 IP 地址、MAC 地址、帧类型、数据、PCF 帧类型、整合周期以及同步时58 仪 表 技 术 与 传 感 器第 1 期图 16 TTE 数据综合板卡各参数监控图钟延迟信息。图 17 PCF 帧同步数据镜像网口输出经过交换机的 PCF 帧以及数据类型为 0 x88d7 的 TT 数据,如图 18 所示。图 18 镜像网口报文系统与上位机连接后,将适配器网络 IP 地址、端口号等设置完成后,上位机发送数据综合排列类型指令,数据经传输、转换、综合后,通过 UDP 协议发送到上位机。UDP 数据信息如图 19 所示。行标号 0030、0090、00f0、0280 分别为 LVDS、RS422、TT、BE 数据。实验结果表明:该系统实现多种数据混编,满足设计需求。5 结束语本文提出的面向 TTE 的数据综合测试系统,以FPGA 为控制核心,千兆以太网作为主要通信接口,采用模块化思想设计各种功能板卡,完成了 TTE 网络与传统以太网的协议兼容,实现了与传统总线的数据融合。系统通过上位机进行控制,能够设置输出数据类型,试验结果表明,该系统能够在同步精度高达 40 ns、图 19 UDP 数据信息图通信抖动仅为 392 ns 的前提下,对多种数据混编后稳定输出,无乱码现象。参考文献:1 郑小鹏,张涛,王小辉.TTE 网络通信链路自动规划方法研究J.电子技术应用,2022,48(11):94-98.2 王乐.一种基于 TTE 端系统的时钟同步算法J.电子技术与软件工程,2020(16):7-9.3 赵漫菲,姚蕊,王浩枫,等.TTE 时间触发以太网技术在国产化平台中的应用J.计算机工程与设计,2021,42(11):3018-3025.4 何向栋.基于时间触发网络的时间同步研究J.信息通信,2019(11):107-109.5 徐乾舜,华更新.基于空间应用的 TTE 时钟同步算法研究J.计算机测量与控制,2018,26(7):271-275.6 赵琪.时间触发以太网同步控制系统算法研究D.上海:上海应用技术大学,2018.7陈思成.基于 AS6802 的 TTE 同步机制的设计与实现D.西安:西安电子科技大学,2022.8 南东亮,王维庆,任祖怡,等.基于AS6802 的安控测试系统时钟同步技术研究J.电网与清洁能源,2020,36(5):1-7.9 曹家亮.基于 AS6802 的分布式系统时间同步技术研究D.西安:西安电子科技大学,2021.10 王亚琦.时间触发以太网节点卡的 FPGA 设计与实现D.成都:电子科技大学,2017.11 郑智海.TTE 端系统测试方案的设计与实现D.西安:西安电子科技大学,2022.12 刘嘉乐.TTE 网络监控交换机设计与实现D.西安:西安电子科技大学,2022.作者简介:张会新(1980),副教授,博士,主要研究方向为柔性分布式光纤传感技术、抗高过载大容量高速固态存储测试技术、特殊环境下集成测量仪器。E-mail:zhanghx 通信作者:杨应杰(1996),硕士研究生,主要研究方向为电路与系统。E-mail:857385922 68