实验二不同描述加法器设计省公共课一等奖全国赛课获奖课件.pptx

试验二加法器设计程序设计方法图形输入方法第1页一、试验目标：一、试验目标：1 1、学习和掌握半加器全加器工作原理和设计方法；、学习和掌握半加器全加器工作原理和设计方法；2 2、熟悉、熟悉EDAEDA工具工具Quartus IIQuartus II使用，能够熟练利用使用，能够熟练利用Vrilog HDLVrilog HDL语言在语言在Quartus IIQuartus II下进行工程开发、调试和仿真。下进行工程开发、调试和仿真。3 3、掌握组合逻辑电路在、掌握组合逻辑电路在Quartus Quartus 中图形输入方法及文本输入方中图形输入方法及文本输入方法，掌握层次化设计方法。法，掌握层次化设计方法。4 4、掌握半加器、全加器采取不一样描述方法。、掌握半加器、全加器采取不一样描述方法。二、试验内容：二、试验内容：（1 1）完成半加器全加器设计，包含原理图输入，编译、综合、适完成半加器全加器设计，包含原理图输入，编译、综合、适配、仿真等。并将半加器电路设置成一个配、仿真等。并将半加器电路设置成一个硬件符号入库硬件符号入库（2 2）建立更高层次原理图设计，利用）建立更高层次原理图设计，利用1 1位半加器组成位半加器组成1 1位全加器，位全加器，并完成编译、综合、适配、仿真并硬件测试并完成编译、综合、适配、仿真并硬件测试（3）采取图形输入法设计采取图形输入法设计1 1位加法器分别采取图形输入和文本输入位加法器分别采取图形输入和文本输入方法，设计全加器方法，设计全加器（4 4）试验汇报：详细叙述）试验汇报：详细叙述1 1位全加法器设计流程，给出各层次原理位全加法器设计流程，给出各层次原理图及其对应仿真波形图，给出加法器上时序分析情况，最终给出硬图及其对应仿真波形图，给出加法器上时序分析情况，最终给出硬件测试流程和结果。件测试流程和结果。试验二试验二加法器设计（一）加法器设计（一）第2页三、试验步骤：三、试验步骤：1 1、建立一个、建立一个ProjectProject。2 2、编辑一个、编辑一个VHDLVHDL程序程序要求用要求用VHDLVHDL结构描述方法设计一个半加器结构描述方法设计一个半加器3 3、对该、对该VHDLVHDL程序进行编译，修改错误。程序进行编译，修改错误。4 4、建立一个波形文件。（依据真值表）、建立一个波形文件。（依据真值表）5 5、对该、对该VHDLVHDL程序进行功效仿真和时序仿真程序进行功效仿真和时序仿真（一）、半加器半加器是只考虑两个加数半加器是只考虑两个加数本身，而不考虑来自低位本身，而不考虑来自低位进位逻辑电路进位逻辑电路逻辑图逻辑图CO=AB h-adder1 h-adder1 真值表描述真值表描述 h-adder2 h-adder2 行为描述行为描述 h-adder3 h-adder3 结构描述结构描述半加器几个描述方法半加器几个描述方法第3页试验任务试验任务1 1、半加器半加器真值表描述方法真值表描述方法-半加器真值表描述方法LIBRARY IEEE;-行为描述半加器USE IEEE STD_LOGIC_1164.ALL；ENTITY h-adder1 IS PORT(a,b:IN STD-LOGIC;so,co:OUT STD-LOGIC);END h-adder1;Architecture FH1 OF h-adder1 ISSingal abc:STD-LOGIC_vector(1 downto 0);Begin abcSO=0;COSO=1;COSO=1;COSO=0;COUNLL;END CASE;END PROCESS;END ARCHITECTURE FH1;第4页LIBRARY IEEE;-行为描述行为描述(抽象描述结构体功效)USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder is -ENTITY half_adder is -半加器半加器半加器半加器 PROT(A,B:IN STD_LOGIC;PROT(A,B:IN STD_LOGIC;S,C0:OUT STD_LOGIC);S,C0:OUT STD_LOGIC);END half_adder;END half_adder;ARCHITECTUREARCHITECTURE be_half_adder OF half+adder ISBEGINPROCESS(A,B)BEGIN IF(A=0 AND B=0)THEN S=0;C0=0;ELSIF(A=0 AND B=1)THEN S=1;C0=0;ELSIF(A=1 AND B=0)THEN S=1;C0=0;ELSE S=0;C0=1;ENDIF;END PROCESS;END be_half_adder;试验任务试验任务2(二进制加法运算规则描述）二进制加法运算规则描述）0+0=00+1=11+0=11+1=0；C=1;第5页LIBRARYIEEE;-行为描述半加器（按逻辑表示式）行为描述半加器（按逻辑表示式）USEIEEESTD_LOGIC_1164.ALL；ENTITYh-adder2ISPORT(a,b:INSTD-LOGIC;so,co:OUTSTD-LOGIC);ENDh-adder2;ArchitectureFH1OFh-adder2ISBeginso=aXORb;co=aANDb;ENDARCHITECTUREFH1;CO=AB 试验任务试验任务3 3 按逻辑表示式设计按逻辑表示式设计第6页libraryIEEE;useIEEE.STD_LOGIC_1164.all;entityhalf_adderisport(a:inSTD_LOGIC;b:inSTD_LOGIC;sum:outSTD_LOGIC;co:outSTD_LOGIC);endhalf_adder;architecturehalf_adderofhalf_adderissignalc,d:std_logic;beginc=aorb;d=anandb;co=notd;sum=candd;endhalf_adder;试验任务试验任务4：用基本单元电路与或非描述半加器：用基本单元电路与或非描述半加器CD第7页-half_adder半加器半加器,结构描述结构描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYxor21ISPORT(i0,i1:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDENTITYxor21;ARCHITECTUREbehavOFxor21ISBEGINq=i0XORi1;ENDARCHITECTUREbehav;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderISPORT(A,B:INSTD_LOGIC;co,s:OUTSTD_LOGIC);ENDENTITYhalf_adder;逻辑图逻辑图试验任务试验任务5 5：结构描述：结构描述第8页ARCHITECTUREmixOFhalf_adderISCOMPONENTxor21ISPORT(i0,i1:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDCOMPONENT;BEGINcI0,B=I1,q=s);-例化例化ENDARCHITECTUREmix;逻辑图逻辑图第9页图形输入加法器设计（三）QuartusQuartus原理图输入设计：原理图输入设计：1 1、建立工程项目（工程目录，名称和选择适当器件、建立工程项目（工程目录，名称和选择适当器件2 2、编辑设计图形文件（放置元件，连线，设定输入输出管脚名称）、编辑设计图形文件（放置元件，连线，设定输入输出管脚名称）3 3、编译设计图形文件（检验电路是否有、编译设计图形文件（检验电路是否有 错）错）4 4、时序仿真设计（仿真波形验证设计结果）、时序仿真设计（仿真波形验证设计结果）5 5、生成元件符号、生成元件符号 为高层电路调用为高层电路调用File/new project wizard File/new project wizard 建立工程建立工程选择项目存放目录：选择项目存放目录：第10页试验目标：试验目标：1 1、了解加法器基本原理。掌握组合逻辑电路在、了解加法器基本原理。掌握组合逻辑电路在Quartus Quartus 中图中图形输入方法及文本输入方法。形输入方法及文本输入方法。2 2、学习和掌握半加器、全加器工作和设计原理、学习和掌握半加器、全加器工作和设计原理3 3、熟悉、熟悉EDAEDA工具工具Quartus IIQuartus II和和ModelsimModelsim使用，能够熟练利用使用，能够熟练利用Vrilog HDLVrilog HDL语言在语言在Quartus IIQuartus II下进行工程开发、调试和仿真。下进行工程开发、调试和仿真。4 4、掌握半加器设计方法、掌握半加器设计方法5 5、掌握全加器工作原理和使用方法、掌握全加器工作原理和使用方法第11页电路原理图输入方法电路原理图输入方法试验步骤试验步骤1 1、开启、开启QuartusQuartus2 2、建立新工程、建立新工程 NEW PROJECTNEW PROJECT3 3、设定项目保留路径项目名称顶层实体名称、设定项目保留路径项目名称顶层实体名称4 4、建立新文件、建立新文件Blok Diagram/Schematic FileBlok Diagram/Schematic File5 5、保留文件、保留文件 FILE/SAVEFILE/SAVE6 6、原理图设计输入、原理图设计输入 元件符号放置元件符号放置 经过经过EDIT-SYMBOL EDIT-SYMBOL 插入元件或点击图标插入元件或点击图标 元件复制元件复制 元件移动元件移动 元件转动元件转动 元件删除元件删除 管脚命名管脚命名 PIN_NAMEPIN_NAME 元件之间连线（直接连接，引线连接）元件之间连线（直接连接，引线连接）7 7、保留原理图、保留原理图8 8、编译：、编译：顶层文件设置，顶层文件设置，PROJECT-Set as Top-Level PROJECT-Set as Top-Level 开始编译开始编译 processing-Start Compilationprocessing-Start Compilation第12页编译有两种：全编译包含分析与综合编译有两种：全编译包含分析与综合（Analysis&SynthesisAnalysis&Synthesis）、适配）、适配(Fitter)(Fitter)、编程、编程（assemblerassembler）时序分析（）时序分析（Classical Timing AnalysisClassical Timing Analysis）4 4个个步骤，而这步骤，而这4 4个步骤各自对应对应菜单命令，可单独公布执行个步骤各自对应对应菜单命令，可单独公布执行也能够分步执行也能够分步执行8 8、逻辑符号生成、逻辑符号生成 FILECreat/-update-create Symbol FILECreat/-update-create Symbol File forCurrent FileFile forCurrent File9 9、仿真、仿真建立仿真文件建立仿真文件添加需要输入输出管脚添加需要输入输出管脚设置仿真时间设置仿真时间设置栅格大小设置栅格大小设置输入信号波形（激励信号）设置输入信号波形（激励信号）保留文件，仿真保留文件，仿真功效仿真：主要检验逻辑功效是否正确，功效仿真方法功效仿真：主要检验逻辑功效是否正确，功效仿真方法时序仿真：时序仿真：第13页RTL阅读器：观察设计电路综合结果，阅读器：观察设计电路综合结果，TOOLS-NetlistViewersRTLViewer命令命令9、仿真、仿真建立仿真建立仿真wenjian添加需要输入输出管脚添加需要输入输出管脚设置仿真时间设置仿真时间设置栅格大小设置栅格大小设置输入信号波形设置输入信号波形保留文件，仿真保留文件，仿真功效仿真：主要检验逻辑功效是否正确，功效仿真方法功效仿真：主要检验逻辑功效是否正确，功效仿真方法以下：以下：1TOOL/SIMULATORTOOL,在在SIMULATORMODE下选下选择择Functional,在在SIMULATIONINPUT栏中指定波形激栏中指定波形激励文件，单击励文件，单击GencratorFunctionalSimulatorNetist,生成功效仿真网表文件。生成功效仿真网表文件。第14页工程项目目录工程项目目录项目名称项目名称项目顶层设计实体名称项目顶层设计实体名称创建工程创建工程第15页图形输入设计文件图形输入设计文件第16页工具介绍：工具介绍：第17页何时使用原理图设计输入？何时使用原理图设计输入？符合传统电路设计习惯符合传统电路设计习惯普通只在普通只在”TOP-LEVETOP-LEVE使用使用元件库使用：元件库使用：Megafunctions/LPMMegafunctions/LPM：功效：功效复杂，参数可设置模块复杂，参数可设置模块Primitives Primitives 基本图元：简基本图元：简单、功效固定逻辑元件，不单、功效固定逻辑元件，不可调整参数可调整参数参数可设置宏功效函数参数可设置宏功效函数LPMLPM参数可设置兆函数参数可设置兆函数基本逻辑基本逻辑门电路门电路基本单元电路基本单元电路第18页二、试验内容：二、试验内容：1 1、建立一个、建立一个ProjectProject。2 2、图形输入设计：要求用、图形输入设计：要求用VHDLVHDL结构描述方法设计一个半加结构描述方法设计一个半加器器3 3、进行编译，修改错误。、进行编译，修改错误。4 4、建立一个波形文件。（依据真值表）、建立一个波形文件。（依据真值表）5 5、对该、对该VHDLVHDL程序进行功效仿真和时序仿真程序进行功效仿真和时序仿真SimulationSimulation一、半加器半加器是只考虑两个加数半加器是只考虑两个加数本身，而不考虑来自低位本身，而不考虑来自低位进位逻辑电路进位逻辑电路逻辑图逻辑图CO=AB 第19页1 1、建立仿真通道文件、建立仿真通道文件SOFSOF2 2、输入信号节点输入信号节点3 3、设置仿真参数设置仿真参数4 4、设定仿真时间设定仿真时间5 5、设置输入信号波形设置输入信号波形6 6、保留波形文件保留波形文件7 7、运行仿真器运行仿真器8 8、观察波形观察波形主要操作步骤主要操作步骤建立文件目录建立文件目录开启开启QuartusQuartus打开图形编辑器输入设计并存盘打开图形编辑器输入设计并存盘编译编译时序仿真或功效仿真时序仿真或功效仿真第20页参数可设置宏功效函数参数可设置宏功效函数基本逻辑单元库基本逻辑单元库输入新元件输入新元件自己生产元件自己生产元件试验内容试验内容1 1逻辑符号生成逻辑符号生成FILECreat/-update-createSymbolFileforCurrentFile第21页试验任务试验任务2采取基本逻辑门电路设计，异或设计半加器采取基本逻辑门电路设计，异或设计半加器试验任务试验任务3（任选任选）与非设计半加器与非设计半加器第22页第23页AiBiCI-1CiS0000000101010010111010001101101101011111由全加器真值表由全加器真值表可得出逻辑函数可得出逻辑函数试验任务试验任务4 4：全加器设计：全加器设计第24页试验任务试验任务5依据逻辑表示式设计全加器依据逻辑表示式设计全加器符号图符号图第25页用任务用任务2 2 用半加器，设计全加器用半加器，设计全加器自己推导第26页试验四 试验五试验四、运算器部件试验四、运算器部件串行进位加法器串行进位加法器试验五、运算器部件试验五、运算器部件并行进位并行进位加法器加法器试验目标：1、熟悉EDA工具Quartus II和Modelsim使用，能够熟练利用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真；了解译码器原理并掌握惯用译码器设计方法。2、掌握8位串、并进位运算器工作及设计方法3、掌握4位超前进位74LS181工作原理和使用方法试验目标：了解加法器、减法器和数据选择器基本原理。掌握组合逻辑电路在Quartus 中图形输入方法及文本输入方法。掌握串行进位加法器和超前进位加法器不一样。试验内容：（1）采取图形输入法设计4位加法器（2）分别采取图形输入和文本输入方法，设计四选一数据选择器。（3）采取图形输入方法，将两片181组成8位运算器（4）使用LPM宏单元库中BUSMUX（参数化总线选择器），实现一个选择总线四选一多路器。第27页1.1.试验目标与要求：试验目标与要求：目标：目标：1)1)掌握算术逻辑运算器单元掌握算术逻辑运算器单元ALUALU（74LS18174LS181）工作原理。）工作原理。2)2)掌握简单运算器数据传送通道。掌握简单运算器数据传送通道。3)3)验算由验算由74LS18174LS181等组合逻辑电路组成运算功效发生器运等组合逻辑电路组成运算功效发生器运算功效。算功效。4)4)能够按给定数据，完成试验指定运算能够按给定数据，完成试验指定运算/逻辑运算。逻辑运算。要求：要求：2.2.试验方案：试验方案：1)1)按要求在试验仪器上接线，并检验正确是否，再接通按要求在试验仪器上接线，并检验正确是否，再接通电源电源2)2)用二进制数据开关分别向用二进制数据开关分别向DR1DR1存放器和存放器和DR2DR2存放器置数。存放器置数。3)3)经过总线输出存放器经过总线输出存放器DR1DR1和和DR2DR2内容。内容。4)4)验证验证74LS18174LS181和算术逻辑运算功效（才能正逻辑）。和算术逻辑运算功效（才能正逻辑）。第28页第29页LIBRARY ieee;LIBRARY ieee;-4-4位串行进位加法器设计位串行进位加法器设计USE ieee.std_logic_1164.all;USE ieee.std_logic_1164.all;USE IEEESTD_LOGIC_UNSINGEND.ALLUSE IEEESTD_LOGIC_UNSINGEND.ALLENTITY ADD4B ISENTITY ADD4B ISPORT(PORT(CIN:IN STD_LOGIC;CIN:IN STD_LOGIC;输入低位进位输入低位进位 A:IN STD_LOGIC_VECTOR(3 DOWNTTO 0);A:IN STD_LOGIC_VECTOR(3 DOWNTTO 0);-输入4位二进制数 B:IN STD_LOGIC_VECTOR(3 DOWNTTO 0);B:IN STD_LOGIC_VECTOR(3 DOWNTTO 0);-4位被加数 SO:out STD_LOGIC_VECTOR(3 DOWNTTO 0);SO:out STD_LOGIC_VECTOR(3 DOWNTTO 0);-4位和 COUT:out STD_LOGICCOUT:out STD_LOGIC ););-高位进位输出END;END;第30页ARHITECTURE ART OF ADDER4B ISBEGINprocess(a,b)variable cq,qq sq:STD_logic_vector(3 downto 0);beginqq(0):=not(a(0)XOR B(0);-低位相加sq(0):=not(qq(0)XOR NOT(CIN);-并产生进位IF(A(0)XOR B(0)=1)THEN cq(0):=cin;else cq(0):=a(0);end if;qq(1):=not(A(1)xor not(b(1);-第二位与前一进位相加并产生进位sq(1):=not(qq(1)xor not(cq(0);IF(A(1)XOR B(1)=1)THEN cq(1):=cq(0);-位相加，产生进位 else cq(1):=a(1);end if;-第31页qq(2):=not(A(2)xor not(b(2);sq(2):=not(qq(2)xor not(cq(1);IF(A(2)XOR B(2)=1)THEN cq(2):=cq(1);else cq(2):=a(2);end if;-qq(3):=not(A(3)xor not(b(3);sq(3):=not(qq(3)xor not(cq(2);-前一位位进位于高位相加并产生进位IF（A(3)XOR B(3)=1)THEN cq(3):=cq(2);-与高位相加并产生进位 else cq(3):=a(3);end if;-cout=cq(3);so=sq;end process;END ARCHITECTURE ART;第32页试验前，要求做好试验预习，掌握运算器试验前，要求做好试验预习，掌握运算器ALUALU特征，特征，试验过程中，要认真进行试验操作，仔细思索试验相关内容，把自己想得不试验过程中，要认真进行试验操作，仔细思索试验相关内容，把自己想得不太明白问题经过试验去了解清楚，争取得到最好试验结果，到达预期试验教太明白问题经过试验去了解清楚，争取得到最好试验结果，到达预期试验教学目标。试验完成后，写出试验汇报。学目标。试验完成后，写出试验汇报。第33页4位超前进位加法器位超前进位加法器LIBRARYIEEE;USEIEEESTD_LOGIC_1164.ALL;ENTITYadder4ISPORT(a,b：INSTD_LOGIC_VECTOR(3DOWNTO0)ci：INSTD_LOGIC;sum：OUTSTD_LOGIC_VECTOR(3DOWNTO0);cout：OUTSTD_LOGIC);ENDadde4r；ARCHITECTURErtl_adder4OFadder4ISSIGNALg,p,c：STD_LOGIC_VECTOR(3DOWNTO0)；BEGINp(0)=a(0)ORb(0);p(1)=a(1)ORb(1);p(2)=a(2)ORb(2);g(0)=a(0)ANDb(0);a3:0b3:0ciSum3:0cout第34页g(1)=a(1)ANDb(1);g(2)=a(2)ANDb(2);g(3)=a(3)ANDb(3);c(0)=g(0)OR(p(0)ANDci);c(1)=g(1)OR(p(1)ANDg(0)OR(p(1)ANDp(0)ANDci);c(2)=g(2)OR(p(2)ANDg(1)OR(p(2)ANDp(1)ANDg(0)OR(p(2)ANDp(1)ANDp(0)ANDci);c(3)=g(3)OR(p(3)ANDg(2)OR(p(3)ANDp(2)ANDg(1)OR(p(3)ANDp(2)ANDp(1)AND g(0)OR(p(3)ANDp(2)ANDp(1)ANDp(0)ANDci);cout=c(3);sum(0)=a(0)XORb(0)XORci;sum(1)=a(1)XORb(1)XORc(0);sum(2)=a(2)XORb(2)XORc(1);sum(3)=a(3)XORb(3)XORc(2);ENDrtl_adder4;第35页1、串行进位加法器、串行进位加法器 缺点：缺点：运算速度慢运算速度慢 其它组件其它组件：SN74H183-四位串行进位全加器。四位串行进位全加器。SN74283-四位超前进位全加器。四位超前进位全加器。第36页原理图输入方法第37页第38页