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微处理器系统结构与嵌入式系统设计作业答案第三章第三章第1页3.5指令系统设计会影响计算机系统哪些性能？指令系统是指一台计算机所能执行全部指令指令系统是指一台计算机所能执行全部指令集合，其决定了一台计算机硬件主要性能和基本集合，其决定了一台计算机硬件主要性能和基本功效。指令系统普通都包含以下几大类指令功效。指令系统普通都包含以下几大类指令（1）数据传送类指令。（数据传送类指令。（2）运算类指令）运算类指令 包含算术运包含算术运算指令和逻辑运算指令。（算指令和逻辑运算指令。（3）程序控制类指令）程序控制类指令 主要用于控制程序流向。（主要用于控制程序流向。（4）输入）输入/输出类指令输出类指令 简称简称I/O指令，这类指令用于主机与外设之间交换指令，这类指令用于主机与外设之间交换信息。信息。因而，其设计会影响到计算机系统以下性能因而，其设计会影响到计算机系统以下性能:数据数据传送、算术运算和逻辑运算、程序控制、输入传送、算术运算和逻辑运算、程序控制、输入/输输出。另外，其还会影响到运算速度以及兼容等。出。另外，其还会影响到运算速度以及兼容等。第2页3.9某时钟速率为2.5GHz流水式处理器执行一个有150万条指令程序。流水线有5段，并以每时钟周期1条速率发射指令。不考虑分支指令和乱序执行带来性能损失。a)一样执行这个程序，该处理器比非流水式处理器可能加速多少？b)此流水式处理器是吞吐量是多少（以MIPS为单位）？解：（a.）速度几乎是非流水线结构5倍。（b.）第3页3.10一个时钟频率为2.5 GHz非流水式处理器，其平均CPI是4。此处理器升级版本引入了5级流水。然而，因为如锁存延迟这么流水线内部延迟，使新版处理器时钟频率必须降低到2 GHz。(1)对一经典程序，新版所实现加速比是多少？(2)新、旧两版处理器MIPS各是多少？解：（1）对于一个有N条指令程序来说：非流水式处理器总执行时间5级流水处理器总执行时间第4页 加速比=N很大时加速比3.2（2）非流水式处理器CPI=4，则 其执行速度=2500MHz/4=625MIPS。5级流水处理器CPI=1，则 其执行速度=MHz/1=MIPS。第5页3.11随随机机逻逻辑辑体体系系结结构构处处理理器器特特点点是是什什 么么？详细说明各部件作用。详细说明各部件作用。随机逻辑特点特点是指令集设计与硬件逻辑设计紧密相关，经过针对特定指令集进行硬件优化设计来得到逻辑门最小化处理器，以此减小电路规模并降低制造费用。主要部件主要部件包含：产生程序地址程序计数器，存放指令指令存放器，解释指令控制逻辑，存放数据通用存放器堆，以及执行指令ALU等几个主要部分组成。第6页3.13 什么是微代码体系结构？微指令作用是什么是微代码体系结构？微指令作用是什么？什么？在微码结构中，控制单元输入和输出之间被视为一个内存系统。控制信号存放在一个微程序内存中，指令执行过程中每一个时钟周期，处理器从微程序内存中读取一个控制字作为指令执行控制信号并输出。微指令只实现必要基本操作，能够直接被硬件执行。经过编写由微指令组成微代码，能够实现复杂指令功效。微指令使处理器硬件设计与指令集设计相分离，有利于指令集修改与升级，并有利于实现复杂指令。第7页3.14微码体系结构与随机逻辑体系结构有什微码体系结构与随机逻辑体系结构有什么区分？么区分？（1）指令集改变造成不一样硬件设计开销指令集改变造成不一样硬件设计开销。在设计随机逻辑结构时，指令集和硬件必须同时设计和优化，所以设计随机逻辑结构比设计微码结构复杂得多，而且硬件和指令集二者中任意一个改变，就会造成另外一个改变。在微码结构中，指令设计经过为微码ROM编写微码程序来实现，指令集设计并不直接影响现有硬件设计。所以，一旦修改了指令集，并不需要重新设计新硬件。第8页（2）从性能上比较从性能上比较随机逻辑在指令集和硬件设计上都进行了优化，所以在二者采取相同指令集时随机逻辑结构要更加快一些。但微码结构能够实现更复杂指令集，所以能够用较少指令完成复杂功效，尤其在存放器速度受限时，微码结构性能更优。第9页微处理器系统结构与嵌入式系统设计作业答案第五章第五章第10页5.10 用16K1位DRAM芯片组成64K8位存放器，要求：(1)画出该存放器组成逻辑框图。(2)设存放器读/写周期为0.5S,CPU在1S内最少要访问一次。试问采取哪种刷新方式比较合理？两次刷新最大时间间隔是多少？对全部存放单元刷新一遍所需实际刷新时间是多少？（1）组建存放器共需DRAM芯片数N=（64K*8）/（16K*1）=4*8（片）。每8片组成16K8位存放区，A13A0作为片内地址，用A15、A14经2:4译码器产生片选信号 ，逻辑框图以下（图有误：应该每组8片，每片数据线为1根）第11页第12页（2）设16K8位存放芯片阵列结构为128行128列，刷新周期为2ms。因为刷新每行需0.5S，则两次（行）刷新最大时间间隔应小于：第13页为确保在每个1S内都留出0.5S给CPU访问内存，所以该DRAM适合采取分散式或异步式刷新方式，而不能采取集中式刷新方式。若采取分散刷新方式分散刷新方式，则每个存放器读/写周期可视为1S，前0.5S用于读写，后0.5S用于刷新。相当于每1S刷新一行，刷完一遍需要1281S128S，满足刷新周期小于2ms要求；若采取异步刷新方式异步刷新方式，则应确保两次刷新时间间隔小于15.5S。如每隔14个读写周期刷新一行，相当于每15S刷新一行，刷完一遍需要12815S1920S，满足刷新周期小于2ms要求；第14页5.11若某系统有若某系统有24条地址线，字长为条地址线，字长为8位，其最大位，其最大寻址空间为多少？现用寻址空间为多少？现用SRAM2114(1K*4)存放芯存放芯片组成存放系统，试问采取线选译码时需要多少片组成存放系统，试问采取线选译码时需要多少个个2114存放芯片？存放芯片？该存放器存放容量=224*8bit=16M字节 需要SRAM2114(1K*4)存放芯片数目：第15页5.12 在有16根地址总线机系统中画出以下情况下存放器地址译码和连接图。（1）采取8K*1位存放芯片，形成64KB存放器。（2）采取8K*1位存放芯片，形成32KB存放器。（3）采取4K*1位存放芯片，形成16KB存放器。因为地址总线长度为16，故系统寻址空间为（1）8K*1位存放芯片地址长度为13，64KB存放器需要8个8K*1位存放芯片，故总共需要16根地址总线，地址译码为：第16页A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需8片8K*1位存放芯片红色为片选第一第一片片地址地址范围范围00000000HH1FFF1FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围H3FFFH0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1第五第五片片地址地址范围范围80008000HH9FFF9FFFH H1 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第六第六片片地址地址范围范围0A000A000H0H0BFF0BFFFHFH1 10 01 10 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第七第七片片地址地址范围范围0C000C000H0H0DFF0DFFFHFH1 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第八第八片片地址地址范围范围0E000E000H0H0FFF0FFFFHFH1 11 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1第17页其连线图以下：第18页A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需4片8K*1位存放芯片红色为片选第一第一片片地址地址范围范围00000000HH1FFF1FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围H3FFFH0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 11 1（2）8K*1位存放芯片地址长度为13，32KB存放器需要4个8K*1位存放芯片故总共需要15根地址总线，地址译码为：第19页其连线图以下：第20页（3）4K*1位存放芯片地址长度为12，16KB存放器需要4个4K*1位存放芯片故总共需要14根地址总线，地址译码为：A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0共需4片4K*1位存放芯片红色为片选第一第一片片地址地址范围范围00000000HH0FFF0FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围10001000HH1FFF1FFFH H0 00 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围H2FFFH0 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围30003000HH3FFF3FFFH H0 00 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第21页其连线图以下：方案一：第22页方案二：第23页5.13试为某8位计算机系统设计一个含有8KB ROM和40KB RAM存放器。要求ROM用EPROM芯片2732组成，从0000H地址开始；RAM用SRAM芯片6264组成，从4000H地址开始。查阅资料可知，2732容量为4K8(字选线12根)，6264容量为8K8(字选线13根)，所以本系统中所需芯片数目及各芯片地址范围应以下表所表示：第24页A15A15A14A14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1共需2片2732组成系统ROM红色为片选第一第一片片地址地址范围范围00000000HH0FFF0FFFH H0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围10001000HH1FFF1FFFH H0 00 00 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 1共需5片6264组成系统RAM红色为片选第一第一片片地址地址范围范围40004000HH5FFF5FFFH H0 01 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 1第二第二片片地址地址范围范围60006000HH7FFF7FFFH H0 01 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 11 11 11 11 11 11 11 11 11 11 11 11 1第三第三片片地址地址范围范围80008000HH9FFF9FFFH H1 10 00 00 00 00 00 00 00 00 00 00 00 00 00 01 10 00 01 11 11 11 11 11 11 11 11 11 11 11 1第四第四片片地址地址范围范围0A000A000H0H0BFF0BFFFHFH1 10 01 10 00 00 00 00 00 00 00 00 00 00 00 01 10 01 11 11 11 11 11 11 11 11 11 11 11 11 1第五第五片片地址地址范围范围0C000C000H0H0DFF0DFFFFHFFH1 11 10 00 00 00 00 00 00 00 00 00 00 00 00 01 11 10 01 11 11 11 11 11 11 11 11 11 11 11 1第25页硬件连线方式之一以下列图所表示：第26页 说明：8位微机系统地址线普通为16位。采取全译码方式时，系统A0A12直接与626413根地址线相连，系统A0A11直接与273212根地址线相连。片选信号由74LS138译码器产生，系统A15A13作为译码器输入。各芯片数据总线（D0D7）直接与系统数据总线相连。各芯片控制信号线（RD、WR）直接与系统控制信号线相连。第27页5.14试依据下列图EPROM接口特征，设计一个EPROM写入编程电路，并给出控制软件流程。第28页EPROM写入编程电路设计以下列图所表示：写入编程电路设计以下列图所表示：第29页控制软件流程：控制软件流程：（1）上电复位；（2）信号为电平”1”无效（写模式），信号为电平”0”有效（编程控制模式），软件进入编程状态，对EPROM存放器进行写入编程操作；（3）高位地址译码信号为电平”1”无效，对存放器对应0000H3FFFH地址数据依次进行写入操作（其中高位地址为0、低位地址从0000H到3FFFH依次加1）写入值为数据总线对应值。（4）高位地址译码信号为电平”0”有效，对存放器对应4000H7FFFH地址数据依次进行写入操作（其中高位地址为1，低位地址从0000H到3FFFH依次加1）写入值为数据总线对应值。（5）存放器地址为7FFFH时，写入操作完成，控制软件停顿对EPROM编程状态，释放对信号和信号控制。第30页5.15试完成下面RAM系统扩充图。假设系统已占用0000 27FFH段内存地址空间，并拟将后面连续地址空间分配给该扩充RAM。第31页译码器输出译码器输出A15A14A15A14A13A13A1212A1111A1010A0地址空间地址空间/Q0/Q000000 00 00 00000000000111111111110000000000111111111110000H07FFH0000H07FFH/Q1/Q10 00 01 10800H0FFFH0800H0FFFH/Q2/Q20 01 10 01000H17FFH1000H17FFH/Q3/Q30 01 11 11800H1FFFH1800H1FFFH/Q4/Q41 10 00 0H27FFH/Q5/Q51 10 01 10 0000000000100000000011111111111111111112800H2BFFH2800H2BFFH1 12C00H2FFFH2C00H2FFFH/Q6/Q61 11 10 0/Q7/Q71 11 11 1下面方案问题：下面方案问题：1 地址不连续，驱动设计可能会比较麻烦；地址不连续，驱动设计可能会比较麻烦；2 地址重复，浪费系统地址空间；地址重复，浪费系统地址空间；3 不轻易了解，实际上使用可能会有问题；不轻易了解，实际上使用可能会有问题；第32页5.16某计算机系统存放器地址空间为A8000HCFFFFH，若采取单片容量为16K*1位SRAM芯片，（1）系统存放容量为多少？（2）组成该存放系统共需该类芯片多少个？（3）整个系统应分为多少个芯片组？（1）该计算机系统存放器地址空间为A8000HCFFFFH，系统存放容量为：（2）单片容量为16K*1为SRAM芯片存放容量为16Kbit=2KB组成该存放系统共需该类芯片160KB/2KB=80个（3）题目未给出该系统数据位宽为多少，此处设为8bit位宽则每组芯片组需要8个单片容量为16K*1为SRAM芯片全部整个系统应分为80/8=10个芯片组。第33页5.17 由一个含有8个存放体低位多体交叉存放体中，假如处理器访存地址为以下八进制值。求该存放器比单体存放器平均访问速度提升多少（忽略初启时延时）？（1）10018，10028，10038，11008（2）10028，10048，10068，1（3）10038，10068，10118，13008此处题目有误，10018应为 ，依次类推低位多体交叉存放体包含8个存放体，故处理器每次可同时访问相邻8个地址数据（1）访存地址为相邻地址，故存放器比单体存放器平均访问速度提升8倍；（2）访存地址为间隔2个地址，故存放器比单体存放器平均访问速度提升4倍；（3）访存地址为间隔3个地址，但访存地址转换为十进制数为3、6、9、12、15、18、21、24、27，分别除8余数为3、6、1、4、7、2、5、0、3，故存放器比单体存放器平均访问速度提升8倍（可能有误，不确定）。第34页