1、第一章EDA技术概述填空题1. 普通把EDA技术发展分为_、_和_三个阶段。2. 在EDA发展_阶段，人们只能借助计算机对电路进行模仿、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。3. 在EDA发展_阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。4. EDA设计流程涉及_、_、_和_四个环节。5. EDA设计验证涉及_、_和_。6. EDA设计输入方式重要涉及_、_和_。7. 文本输入是指采用_进行电路设计方式。8. 功能仿真是在设计输入完毕之后，选取详细器件进行编译之迈进行逻辑功能验证，因而又称为_。9.
2、时序仿真是在选取了详细器件并完毕布局、布线之后进行时序关系仿真，因而又称为_或_。10. 当前最流行并成为IEEE原则硬件描述语言涉及_和_.11. 硬件描述语言HDL给PLD和数字系统设计带来了更新设计办法和理念，产生了当前最惯用并称之为_设计法。12. EDA工具大体可以分为_、_、_、_以及_等5个模块。13. 将硬件描述语言转换为硬件电路重要工具称为_。单项选取题1. 将设计系统或电路按照EDA开发软件规定某种形式表达出来,并送入计算机过程称为( ).设计输入 设计输出 仿真 综合2. 在设计输入完毕后，应及时对设计文献进行（ ）编辑 编译 功能仿真 时序仿真3. 在设计解决工程中，可
3、产生器件编程使用数据文献，对于CPLD来说是产生（ ）熔丝图 位流数据 图形 仿真4. 在设计解决过程中，可产生供器件编程使用数据文献，对于FPGA来说是生成（ ）熔丝图 位流数据 图形 仿真5 在C语言基本上演化而来硬件描述语言是（ ）VHDL Verilog HDL AHD CUPL6. 基于硬件描述语言HDL数字系统设计当前最惯用设计法称为（ ）设计法。 底向上 自顶向下 积木式 定层7. 在EDA工具中，能将硬件描述语言转化为硬件电路重要工具软件称为（ ）。 仿真器 综合器 适配器 下载器8. 在EDA工具中，能完毕在目的系统器件上布局布线软件称为（ ）仿真器 综合器 适配器 下载器1
4、4同步练习参照答案填空题1 CAD、CAE、EDA2 CAD3 CAE4 设计准备、设计输入、设计解决、器件编程5 功能仿真、时序仿真、器件测试6 文本输入方式、图形输入方式、波形输入方式7 硬件描述语言8 前仿真9 后仿真、延时仿真10VHDL、Verilog HDL11自顶向下12设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器13HDL综合器单项选取题 1 2. 3. 4. 5. 6. 7. 8.第二章 EDA工具软件用法填空题1. Quartus支持_,_和_等不同编辑方式.2. 用Quartus输入法设计文献不能直接保持在根目录上,因而设计者在进入设计前,应当在计
5、算机中建立保存文献_.3. MegaFunctions是Quartus_库,涉及参数可定制复杂逻辑模块。4. QuartusII_元件库涉及各种逻辑门，触发器和输入输出端口等。5. Quartus工程中顶层文献文献名必要和_名称一致.6. QuartusII分析与综合优化设立中，提供了_,_和_三种优化选取.7. 指定设计电路输入输出端口与目的芯片引脚连接关系过程称为_.8. Quartus完整编译过程包括_,_,_和_四个环节.9. 在完毕设计电路输入输出端口与目的芯片引脚锁定后,再次对设计电路仿真称为_或_.10. 以EDA方式实现电路设计文献,最后可以编程下载到_或_芯片中,完毕硬件设计
6、和验证.11. QuartusII嵌入式逻辑分析仪_是一种高效硬件测试工具，可以通过_接口从运营设计中捕获内部信号波形。12. 用嵌入式逻辑分析仪捕获16位总线信号，如采样深度为2K，则需要消耗_字节嵌入式RAM容量。13. 在QuartusII中运用_可以观测设计电路综合成果。14. 在给可编程逻辑器件编程时，惯用下载线有_和_.单项选取题1. 下列硬件描述语言中，Quartus不支持是( ).VHDL SystemC AHDL VerilogHDL2. Quartus工具软件具备( )等功能. 仿真 综合 设计输入 以上均可3. 使用Quartus工具软件实现原理图设计输入,应创立( )文
7、献. bdf vhd bsf smf4. Quartus设计文献不能直接保护在( ). 硬盘 根目录 文献夹 工程目录5. 在Quartus原理图文献中,对的总线命名方式是（ ）。 a8 a7.0 a7:0 a7 downto 06 在Quartus集成环境下为图形文献产生一种元件符号重要用途是（ ）。仿真 编译 综合 被高层次电路设计调用7在Quartus中，不能作为工程顶层文献格式为（ ）。 bdf v vhd smf8下列选项中，可以用作QuartusII工程顶层实体名是（ ）。计数器 XNOR WRONG DFF9Quartus波形文献类型是（ ）. .mif .vwf .vhd .v
8、10.Quartus存储器初值设定文献类型是（ ）。 .bsf .mif .vwf .smf2.4 同步练习参照答案填空题1 图形、文本、状态机2 工程目录（文献夹）3 宏功能元件（参数可设立强函数元件）4 primitives5 顶层实体6 平衡、面积、速度7 引脚锁定8 分析与综合、适配、编程、时序分析9 时序仿真、后仿真10 FPGA、CPLD11 SignalTapII、JTAG12 4K13 RTL阅读器14 ByteBlaster、USB Blaster单项选取题1 2. 3. 4. 5. 6. 7. 8. 9. 10. 三、VHDL填空题1 IEEE于1987年将VHDL采纳为_
9、原则.2 普通将一种完整VHDL程序称为_.3 VHDL设计实体基本构造由_,_,_,_和_等某些构成.4 _和_是设计实体基本构成某些,它们可以构成最基本VHDL程序.5 IEEE于1987年发布了VHDL_语法原则.6 IEEE于1993年发布了VHDL_语法原则.7 依照VHDL语法规则,在VHDL程序中使用文字,数据对象,数据类型都需要_.8 在VHDL中最惯用库是_原则库,最惯用程序包是_程序包.9 VHDL实体由_某些和_构成.10 VHDL实体声明某些指定了设计单元_或_,它是设计实体对外一种通信界面,是外界可以看到某些.11 VHDL构造体用来描述设计实体_或_,它由VHDL语
10、句构成,是外界看不到某些.12 在VHDL端口声明语句中,端口方向涉及_,_,_和_.13 VHDL字符是以_括起来数字，字母和符号。14 VHDL短标记符名必要以_,后跟若干字母,数字和单个下划线构成,但最后不能为_.15 VHDL93数据对象涉及_,_,_和_,它们是用来存储各种类型数据容器.16 VHDL变量(VARIABLE)是一种_,只能在进程,函数和过程中声明和使用.17 VHDL信号(SIGNAL)是一种数值容器,不但可以容纳_,也可以保持_.18 VHDL87数据类型涉及_,_,_和_.19 VHDL标量型(Scalar Type）是单元素最基本数据类型，涉及_,_,_和_.2
11、0 在VHDL中,原则逻辑位数据有_种逻辑值.21 VHDL操作符涉及_,_,_和_四类.22 在VHDL中,预定义_可用于检出时钟边沿,完毕定期检查,获得未约束数据类型范畴等.23 VHDL基本描述语句涉及_和_.24 VHDL顺序语句只能出当前_,_和_中,是按程序书写顺序自上而下,一条一条执行.25 VHDL并行语句在构造体中执行是_,其执行方式与语句书写顺序无关.26 VHDLPROCESS(进程)内部是由_构成,但PROCESS语句自身却是_.27 VHDL子程序有_和_两种类型.28 VHDL过程分为过程首和过程体两某些,如需在不同实体中调用需要将它们装入_中.29 VHDL函数分
12、为_和_两某些，如需在不同实体中调用需要将它们装入程序包(Package)中.30 程序包是运用VHDL语言编写,其原程序也需要以_文献类型保存.单项选取题1. IEEE于1987年发布了VHDL（ ）语法规则。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19932. IEEE于1993年发布了VHDL（ ）语法规则。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19933. 一种能为VHDL综合器接受，并能作为一种独立设计单元完整VHDL程序称为（ ）
13、。设计输入 设计输出 设计实体 设计构造4. VHDL设计实体可以被高层次系统( ),成为系统一某些. 输入 输出 仿真 调用5. VHDL最惯用库是( )原则库.IEEE STD WORK PACKAGE6. 在VHDL端口声明语句中,用( )声明端口为输入方向. IN OUT INOUT BUFFFR7. 在VHDL端口声明语句中,用( )声明端口为输出方向. IN OUT INOUT BUFFFR8. 在VHDL端口声明语句中,用( )声明端口为双向方向. IN OUT INOUT BUFFFR9. 在VHDL端口声明语句中,用( )声明端口为具备读功能输出方向. IN OUT INOU
14、T BUFFFR10. 在VHDL中用( )来把特定构造体关联一种拟定实体,为一种大型系统设计提供管理和进行工程组织. 输入 输出 综合 配备11. 在VHDL中,45_235_287属于( )文字.整数 以数制基数表达 实数 物理量12. 在VHDL中,88_670_551.453_909属于( )文字.整数 以数制基数表达 实数 物理量13. 在VHDL中,16#FE#属于( )文字.整数 以数制基数表达 实数 物理量14. 在VHDL中,100m属于( )文字.整数 以数制基数表达 实数 物理量15. 在VHDL短标记符命名规则中,以( )开头标志符是对的.字母 数字 字母或数字 下划线
15、16. 在下列标志符中,( )是VHDL合法标志符.4h_adder h_adder_ h_adder _h_adde17. 在 VHDL中,( )不能将信息带出对它定义当前设计单元。 信号 常量 数据 变量18. 在VHDL中，（ ）赋值是及时发生，不存在任何延时行为。 信号 常量 数据 变量19. 在VHDL中，为目的变量赋值符号是（ ）。=： = = =20. 在VHDL中,为目的信号赋值符号是( ).=： = := =21. 在VHDL中,在定义信号时,可以用( )符号为信号赋初值.=： = := 不是操作符,它只是相称于( )作用.IF THEN AND OR33. 在VHDLFOR
16、_LOOP语句中循环变量一种暂时变量,属于LOOP语句局部变量,( )事先声明. 必要 不必 其类型要 其属性要34. 在VHDL中，预测“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。8 7 0 135. 在VHDL中，下列用法中可以综合是（ ）。 WAIT WAIT FOR WAIT ON WAIT UNTIL36. 在VHDL并行语句之间，可以用（ ）来传送往来信息。变量 变量和信号 信号 常量37. 在VHDL中，PROCESS构造内部是由（ ）语句构成。顺序 顺序和并行 并行 任何38.VHDL块语句是并行语句构造，它内部是由（ ）语句构成。并行和顺序 顺序 并行
17、 任意39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.并行和顺序 顺序 并行 任意40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中信号名与PORT MAP()中信号名关联起来. = ：= 41. VHDLSTD库包括TEXTIO程序包,它们是文献( )程序包.输入 输入/输出 输出 编辑42. VHDLWORK库是顾客设计现行工作库,用于存储( )工程项目.顾客自己设计 公共程序 共享数据 图形文献43. 在VHD中,为了使已声明数据类型,子程序,元件能被其她设计实体调用或共享,可以把它们汇集在( )中.实体 程序库 构造体
18、 程序包3.4同步练习参照答案填空题1. IEEE#10762. 设计实体3. 库、程序包、实体、构造体、配备4. 实体，构造体5. IEEE STD 1076-1987（即VHDL 87）6. IEEE STD 1076-1993（即VHDL93）7. 预先定义8. IEEE，STD_LOGIC_11649. 实体声明,构造体10. 输入/输出端口,引脚11. 逻辑构造,逻辑功能12. IN(输入)、OUT(输出)、INOUT（双向）、BUFFER（具备读功能输出）13. 单引号14. 字母开头，下划线15. 变量、常量、信号、文献16. 局部变量17. 当前值，历史值18. 标量型、复合型
19、、存取类型、文献类型19. 实数类型、整数类型、枚举类型、时间类型20. 921. 逻辑操作符（Logic Operator）、关系操作符（Relational Operator）、算术操作符（Arithmetic Operator）、符号操作符（Sign Operator ）22. 属性描述语句23. 顺序语句()Sequential Statements),并行语句（Concurrent Statements ）24. 进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）25. 并行运营26. 顺序语句，并行语句27. 过程（PROCEDURE），函数（FUNCTI
20、ON）28. 程序包（Package）29. 函数首，函数体30. vhd单项选取题1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41. 42. 43.第四章 Verilog HDL填空题1 一种基本Verilog HDL程序由_构成.2 一种完整Verilog HDL设计模块涉及:_,_,_,和_4个某些.3 Verilog HDL模块端口
21、定义用来声明电路设计模块_和_.4 Verilog HDL模块Verilog HDL模块T/O声明用来声明模块端口定义中各端口数据流动方向,涉及_,_,和_.5 Verilog HDL功能描述是用来描述设计模块_和模块端口间_.6 Verilog HDL功能描述可以用_,_,_和_等办法来实现,普通把拟定这些设计模块描述办法称为建模.7 在Verilog HDL中常数涉及_,_和_三种.8 Verilog HDL数字可以用_,_,_和_4种不同数制来表达.9 Verilog HDL字符串是用双引号括起来_,它必要包括在_.10 Verilog HDL简朴标记符可以是字母,数字，下划线_和货币符
22、号$等符号构成任意序列,但首字符不能是_.11 Verilog HDL标记符字符数不能多于_个.12 在定义Verilog HDL标记符时.大小写字母是_.13 如果Verilog HDL操作符操作数只有1个,称为_操作;如果操作符操作数有2个,称为_操作;如果操作符操作数有3个,称为_操作.14 在进行Verilog HDL位运算时,当两个操作数位宽不同步,计算机会自动将两个操作数按_对齐,位数少操作数会在高位用_补齐.15 在进行Verilog HDL关系运算时,如果关系是真,则计算成果为_;如果关系是假,则计算成果是_;如果某个操作数值不定,则计算成果为_.16 在Verilog HDL
23、与缩减运算中,只有操作数中数字全为_时,成果才为1.17 Verilog HDL条件操作符?:操作数有_个.18 Verilog HDL变量分为_和_两种.19 Verilog HDLregister型变量是一种数值容器,不但可以容纳_,也可以保持_,这一属性与触发器或寄存器记忆功能有较好相应关系.20 在Verilog HDL中register型变量有_,_,_和_4种.21 Verilog HDL持续赋值语句核心字是_,赋值符号是_.22 在Verilog HDL阻塞赋值语句中,赋值号”=”左边赋值变量必要是_型变量.23 在Verilog HDL非阻塞赋值语句中,赋值号是_,赋值变量必要
24、是_型变量.24 在Verilog HDLif语句中,系统对表达式值进行判断,若值为0,x或z,则按_解决,若为1,则按_解决.25 在Verilog HDL中,使用_核心字阐明事件时有输入信号上述沿触发;使用_核心字声明事件是由输入信号下降沿触发.26 Verilog HDLalways块语句中语句是_语句,always块自身却是_语句.27 在Verilog HDL中,行为描述涉及_,_和_3种抽象级别.28 在Verilog HDL中,构造描述涉及_和_两种抽象级别.单项选取题1.当前Verilog HDL被IEEE发布原则是( ). IEEE STD1076-1987 IEEE#106
25、4-1995 IEEE.STD_LOGIC_1164 IEEESTD1076-19932. Verilog HDL是由（ ）语言演化来。 BASIC C 语言 PASCAL VHDL3. 一种能为Verilog HDL综合器接受，并能作为一种独立设计单元完整Verilog HDL程序称为（ ）。 设计输入 设计输出 设计模块 设计构造4. Verilog HDL设计模块可以被高层次系统（ ），成为系统一某些。 输入 输出 仿真 调用5. Verilog HDL模块端口定义用来声明电路设计模块（ ）端口。 输入 输出 双向 所有输入/输出6. 在Verilog HDL模块I/O声明中，用来声明端
26、口数据流动方向核心字涉及（ ）。input output inout 以上均可7. 在Verilog HDL端口声明语句中，用（ ）核心字声明端口为输入方向。input INPUT IN output8. 在Verilog HDL端口声明语句中，用（ ）核心字声明端口为输出方向。input INPUT OUT output9.在Verilog HDL端口声明语句中，用（ ）核心字声明端口为双向方向。inout INOUT BUFFER buffer10. Verilog HDL功能描述是用来描述设计模块内部构造和模块端口间逻辑关系，普通把拟定这些设计模块描述办法称为（ ）。综合 仿真 建模 设
27、计11. 用Verilog HDLassign语句建模办法普通称为（ ）方式。持续赋值 并行赋值 串行赋值 函数赋值12. 用Verilog HDL元件例化方式建模来完毕设计普通属于（ ）描述方式。行为 构造 功能 行为和构造13. Verilog HDL程序每个模块内容都是嵌在（ ）两语句之间。start和endmodule module和endmodule和endmodule start和endstart14. 除了end或以end开头核心字（如endmodule）语句外，Verilog HDL每条语句后必要要有（ ）。逗号“，” 句号“。” 分号“；” 冒号“：”15. Verilog HDL行注释用符号（ ）开始，注释到本行结束。/* / - */16. 在Verilog HDL常数中，未知数字是用( )表达。_ X Z W17. 在Verilog HDL常数中，高阻态数字是用（ ）表达。X H r Z18. 在Verilog HDL常数中，二进制数符号是用（ ）表达。d或D b或B o或O h或H19. 在Verilog HDL常数中，八进制数符号是用（ ）表达。d或D
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