EDA关键技术习题专业资料.doc

第一章EDA技术概述
填空题
1. 普通把EDA技术发展分为_______、_______和________三个阶段。
2. 在EDA发展_________阶段，人们只能借助计算机对电路进行模仿、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。
3. 在EDA发展_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。
4. EDA设计流程涉及_________、__________、__________和_________四个环节。
5. EDA设计验证涉及________、__________和_________。
6. EDA设计输入方式重要涉及________、________和_________。
7. 文本输入是指采用_________进行电路设计方式。
8. 功能仿真是在设计输入完毕之后，选取详细器件进行编译之迈进行逻辑功能验证，因而又称为_______。
9. 时序仿真是在选取了详细器件并完毕布局、布线之后进行时序关系仿真，因而又称为________或_______。
10. 当前最流行并成为IEEE原则硬件描述语言涉及_________和________.
11. 硬件描述语言HDL给PLD和数字系统设计带来了更新设计办法和理念，产生了当前最惯用并称之为_______设计法。
12. EDA工具大体可以分为________、_______、_______、________以及_____等5个模块。
13. 将硬件描述语言转换为硬件电路重要工具称为_______。
单项选取题
1. 将设计系统或电路按照EDA开发软件规定某种形式表达出来,并送入计算机过程称为( ).
①设计输入 ②设计输出 ③仿真 ④综合
2. 在设计输入完毕后，应及时对设计文献进行（ ）
①编辑 ②编译 ③功能仿真 ④时序仿真
3. 在设计解决工程中，可产生器件编程使用数据文献，对于CPLD来说是产生（ ）
①熔丝图 ②位流数据 ③图形 ④仿真
4. 在设计解决过程中，可产生供器件编程使用数据文献，对于FPGA来说是生成（ ）
①熔丝图 ②位流数据 ③图形 ④仿真
5． 在C语言基本上演化而来硬件描述语言是（ ）
①VHDL ②Verilog HDL ③AHD ④CUPL
6. 基于硬件描述语言HDL数字系统设计当前最惯用设计法称为（ ）设计法。
① 底向上 ②自顶向下 ③积木式 ④定层
7. 在EDA工具中，能将硬件描述语言转化为硬件电路重要工具软件称为（ ）。
① 仿真器 ②综合器 ③适配器 ④下载器
8. 在EDA工具中，能完毕在目的系统器件上布局布线软件称为（ ）
①仿真器 ②综合器 ③适配器 ④下载器

1．4同步练习参照答案
填空题
1． CAD、CAE、EDA
2． CAD
3． CAE
4． 设计准备、设计输入、设计解决、器件编程
5． 功能仿真、时序仿真、器件测试
6． 文本输入方式、图形输入方式、波形输入方式
7． 硬件描述语言
8． 前仿真
9． 后仿真、延时仿真
10．VHDL、Verilog HDL
11．自顶向下
12．设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器
13．HDL综合器
单项选取题
1．① 2. ② 3. ① 4.② 5. ② 6. ② 7. ② 8.③

第二章 EDA工具软件用法
填空题
1. QuartusⅡ支持________,__________和_______等不同编辑方式.
2. 用QuartusⅡ输入法设计文献不能直接保持在根目录上,因而设计者在进入设计前,应当在计算机中建立保存文献_________.
3. MegaFunctions是QuartusⅡ_______库,涉及参数可定制复杂逻辑模块。
4. QuartusII______元件库涉及各种逻辑门，触发器和输入输出端口等。
5. Quartus工程中顶层文献文献名必要和__________名称一致.
6. QuartusII分析与综合优化设立中，提供了________,________和________三种优化选取.
7. 指定设计电路输入\输出端口与目的芯片引脚连接关系过程称为______.
8. Quartus完整编译过程包括________,_________,__________和_________四个环节.
9. 在完毕设计电路输入\输出端口与目的芯片引脚锁定后,再次对设计电路仿真称为_______或_______.
10. 以EDA方式实现电路设计文献,最后可以编程下载到_________或_________芯片中,完毕硬件设计和验证.
11. QuartusII嵌入式逻辑分析仪__________是一种高效硬件测试工具，可以通过__________接口从运营设计中捕获内部信号波形。
12. 用嵌入式逻辑分析仪捕获16位总线信号，如采样深度为2K，则需要消耗______字节嵌入式RAM容量。
13. 在QuartusII中运用__________可以观测设计电路综合成果。
14. 在给可编程逻辑器件编程时，惯用下载线有_________和__________.
单项选取题
1. 下列硬件描述语言中，QuartusⅡ不支持是( ).
①VHDL ②SystemC ③AHDL ④VerilogHDL
2. QuartusⅡ工具软件具备( )等功能.
①仿真 ②综合 ③设计输入 ④以上均可
3. 使用QuartusⅡ工具软件实现原理图设计输入,应创立( )文献.
①bdf ②vhd ③bsf ④smf
4. QuartusⅡ设计文献不能直接保护在( ).
①硬盘 ②根目录 ③文献夹 ④工程目录
5. 在QuartusⅡ原理图文献中,对的总线命名方式是（ ）。
①a[8] ②a[7..0] ③a[7:0] ④a[7 downto 0]
6． 在QuartusⅡ集成环境下为图形文献产生一种元件符号重要用途是（ ）。
①仿真 ②编译 ③综合 ④被高层次电路设计调用
7．在QuartusⅡ中，不能作为工程顶层文献格式为（ ）。
①bdf ②v ③vhd ④smf
8．下列选项中，可以用作QuartusII工程顶层实体名是（ ）。
①计数器 ②XNOR
③WRONG ④DFF
9．QuartusⅡ波形文献类型是（ ）.
①.mif ②.vwf ③.vhd ④.v
10.QuartusⅡ存储器初值设定文献类型是（ ）。
①.bsf ②.mif ③.vwf ④.smf
2.4 同步练习参照答案
填空题
1． 图形、文本、状态机
2． 工程目录（文献夹）
3． 宏功能元件（参数可设立强函数元件）
4． primitives
5． 顶层实体
6． 平衡、面积、速度
7． 引脚锁定
8． 分析与综合、适配、编程、时序分析
9． 时序仿真、后仿真
10． FPGA、CPLD
11． SignalTapII、JTAG
12． 4K
13． RTL阅读器
14． ByteBlaster、USB Blaster
单项选取题
1．② 2. ④ 3. ① 4. ② 5. ②
6. ④ 7. ④ 8. ③ 9. ② 10. ②

三、VHDL
填空题
1． IEEE于1987年将VHDL采纳为________原则.
2． 普通将一种完整VHDL程序称为________.
3． VHDL设计实体基本构造由_________,____________,_________,__________和_________等某些构成.
4． __________和_________是设计实体基本构成某些,它们可以构成最基本VHDL程序.
5． IEEE于1987年发布了VHDL_________语法原则.
6． IEEE于1993年发布了VHDL_________语法原则.
7． 依照VHDL语法规则,在VHDL程序中使用文字,数据对象,数据类型都需要____________.
8． 在VHDL中最惯用库是____________原则库,最惯用程序包是_____________程序包.
9． VHDL实体由_________某些和________构成.
10． VHDL实体声明某些指定了设计单元________或_________,它是设计实体对外一种通信界面,是外界可以看到某些.
11． VHDL构造体用来描述设计实体__________或________,它由VHDL语句构成,是外界看不到某些.
12． 在VHDL端口声明语句中,端口方向涉及_________,___________,___________和__________.
13． VHDL字符是以________括起来数字，字母和符号。
14． VHDL短标记符名必要以_________,后跟若干字母,数字和单个下划线构成,但最后不能为_______.
15． VHDL’93数据对象涉及_________,____________,___________和__________,它们是用来存储各种类型数据容器.
16． VHDL变量(VARIABLE)是一种_________,只能在进程,函数和过程中声明和使用.
17． VHDL信号(SIGNAL)是一种数值容器,不但可以容纳_________,也可以保持_________.
18． VHDL’87数据类型涉及________,_________,___________和___________.
19． VHDL标量型(Scalar Type）是单元素最基本数据类型，涉及________,_________,________和________.
20． 在VHDL中,原则逻辑位数据有________种逻辑值.
21． VHDL操作符涉及___________,___________,___________和__________四类.
22． 在VHDL中,预定义________可用于检出时钟边沿,完毕定期检查,获得未约束数据类型范畴等.
23． VHDL基本描述语句涉及_________和__________.
24． VHDL顺序语句只能出当前_________,_________和_______中,是按程序书写顺序自上而下,一条一条执行.
25． VHDL并行语句在构造体中执行是_________,其执行方式与语句书写顺序无关.
26． VHDLPROCESS(进程)内部是由___________构成,但PROCESS语句自身却是___________.
27． VHDL子程序有__________和______________两种类型.
28． VHDL过程分为过程首和过程体两某些,如需在不同实体中调用需要将它们装入_______________中.
29． VHDL函数分为____________和_____________两某些，如需在不同实体中调用需要将它们装入程序包(Package)中.
30． 程序包是运用VHDL语言编写,其原程序也需要以_______文献类型保存.

单项选取题
1. IEEE于1987年发布了VHDL（ ）语法规则。
① IEEESTD1076-1987 ②RS232
③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993
2. IEEE于1993年发布了VHDL（ ）语法规则。
① IEEESTD1076-1987 ②RS232
③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993
3. 一种能为VHDL综合器接受，并能作为一种独立设计单元完整VHDL程序称为（ ）。
①设计输入 ②设计输出 ③设计实体 ④设计构造
4. VHDL设计实体可以被高层次系统( ),成为系统一某些.
① 输入 ②输出 ③仿真 ④调用
5. VHDL最惯用库是( )原则库.
①IEEE ②STD ③WORK ④PACKAGE
6. 在VHDL端口声明语句中,用( )声明端口为输入方向.
① IN ②OUT ③INOUT ④BUFFFR
7. 在VHDL端口声明语句中,用( )声明端口为输出方向.
① IN ②OUT ③INOUT ④BUFFFR
8. 在VHDL端口声明语句中,用( )声明端口为双向方向.
① IN ②OUT ③INOUT ④BUFFFR
9. 在VHDL端口声明语句中,用( )声明端口为具备读功能输出方向.
① IN ②OUT ③INOUT ④BUFFFR
10. 在VHDL中用( )来把特定构造体关联一种拟定实体,为一种大型系统设计提供管理和进行工程组织.
① 输入 ②输出 ③综合 ④配备
11. 在VHDL中,45_235_287属于( )文字.
①整数 ②以数制基数表达 ③实数 ④物理量
12. 在VHDL中,88_670_551.453_909属于( )文字.
①整数 ②以数制基数表达 ③实数 ④物理量
13. 在VHDL中,16#FE#属于( )文字..
①整数 ②以数制基数表达 ③实数 ④物理量
14. 在VHDL中,100m属于( )文字.
①整数 ②以数制基数表达 ③实数 ④物理量
15. 在VHDL短标记符命名规则中,以( )开头标志符是对的.
①字母 ②数字 ③字母或数字 ④下划线
16. 在下列标志符中,( )是VHDL合法标志符.
①4h_adder ②h_adder_ ③h_adder ④_h_adde
17. 在 VHDL中,( )不能将信息带出对它定义当前设计单元。
① 信号 ②常量 ③数据 ④变量
18. 在VHDL中，（ ）赋值是及时发生，不存在任何延时行为。
① 信号 ②常量 ③数据 ④变量
19. 在VHDL中，为目的变量赋值符号是（ ）。
①=： ②= ③∶= ④<=
20. 在VHDL中,为目的信号赋值符号是( ).
①=： ②= ③:= ④<=
21. 在VHDL中,在定义信号时,可以用( )符号为信号赋初值.
①=： ②= ③:= ④<=
22. 在VHDL中,( )是单元素最基本数据类型,通惯用于描述一种单值数据对象.
①标量型 ②复合类型 ③存取类型 ④文献类型
23. 在VHDL中,数组型(Array)和记录型(Record)属于( )数据.
①标量型 ②复合类型 ③存取类型 ④文献类型
24. 在VHDLIEEE原则库中,预定义原则逻辑数据STD_LOGIC有( )种逻辑值.
① 2 ② 3 ③ 8 ④ 9
25.在VHDLIEEE原则库中,预定义位数据类型BIT有( )种逻辑值.
① 2 ② 3 ③ 8 ④ 9
26. 在VHDLIEEE标注库中,预定义原则逻辑位STD_LOGIC数据类型中数据是用( )表达.
①小写字母 ②大写字母 ③大或小写字母 ④所有是数字
27.在VHDL中,加”+”和减”-“算术运算操作数据是( )数据类型.
①整型 ②实型 ③整型或实型 ④任意类型
28. 在VHDL中，可以用“*”和除“/”算术运算操作数据是（ ）。
①INTEGER ②STD_LOGIC ③BIT_VECTOR ④BOOLEAN
29. 在VHDL中，用语句（ ）表达检测clock上升沿。
① clock’EVENT ② clock`EVENT AND clock=’1’
② clock=’1’ ④ clock`EVENT AND clock=’0’
30. 在VHDL中，用语句（ ）表达检测clock下降沿。
①clock’EVENT ② clock’EVENT AND clock=’1’
③clock=’0’ ④ clock’EVENT AND clock=’0’
31. 在VHDL中IF语句中至少应有1个条件语句，条件语句必要由（ ）表达式构成。
①BIT ②STD_LOGIC ③BOOLEAN ④任意
32. 在VHDLCASE语句中,条件句中"=>"不是操作符,它只是相称于( )作用.
①IF ②THEN ③AND ④OR
33. 在VHDLFOR_LOOP语句中循环变量一种暂时变量,属于LOOP语句局部变量,( )事先声明.
① 必要 ②不必 ③其类型要 ④其属性要
34. 在VHDL中，预测“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。
①8 ②7 ③0 ④1
35. 在VHDL中，下列用法中可以综合是（ ）。
① WAIT ②WAIT FOR ③WAIT ON ④WAIT UNTIL
36. 在VHDL并行语句之间，可以用（ ）来传送往来信息。
①变量 ②变量和信号 ③信号 ④常量
37. 在VHDL中，PROCESS构造内部是由（ ）语句构成。
①顺序 ②顺序和并行 ③并行 ④任何
38.VHDL块语句是并行语句构造，它内部是由（ ）语句构成。
①并行和顺序 ②顺序 ③并行 ④任意
39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.
①并行和顺序 ②顺序 ③并行 ④任意
40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中信号名与PORT MAP()中信号名关联起来.
① = ②：= ③<= ④=>
41. VHDLSTD库包括TEXTIO程序包,它们是文献( )程序包.
①输入 ②输入/输出 ③输出 ④编辑
42. VHDLWORK库是顾客设计现行工作库,用于存储( )工程项目.
①顾客自己设计 ②公共程序 ③共享数据 ④图形文献
43. 在VHD中,为了使已声明数据类型,子程序,元件能被其她设计实体调用或共享,可以把它们汇集在( )中.
①实体 ②程序库 ③构造体 ④程序包

3.4同步练习参照答案
填空题
1. IEEE#1076
2. 设计实体
3. 库、程序包、实体、构造体、配备
4. 实体，构造体
5. IEEE STD 1076-1987（即VHDL’ 87）
6. IEEE STD 1076-1993（即VHDL’93）
7. 预先定义
8. IEEE，STD_LOGIC_1164
9. 实体声明,构造体
10. 输入/输出端口,引脚
11. 逻辑构造,逻辑功能
12. IN(输入)、OUT(输出)、INOUT（双向）、BUFFER（具备读功能输出）
13. 单引号
14. 字母开头，下划线
15. 变量、常量、信号、文献
16. 局部变量
17. 当前值，历史值
18. 标量型、复合型、存取类型、文献类型
19. 实数类型、整数类型、枚举类型、时间类型
20. 9
21. 逻辑操作符（Logic Operator）、关系操作符（Relational Operator）、算术操作符（Arithmetic Operator）、符号操作符（Sign Operator ）
22. 属性描述语句
23. 顺序语句()Sequential Statements),并行语句（Concurrent Statements ）
24. 进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）
25. 并行运营
26. 顺序语句，并行语句
27. 过程（PROCEDURE），函数（FUNCTION）
28. 程序包（Package）
29. 函数首，函数体
30. vhd

单项选取题
1.① 2.④ 3.③ 4.④ 5.① 6.① 7.② 8.③ 9.④ 10.④ 11.① 12.③ 13.② 14. ④ 15.① 16.③ 17.④ 18.④ 19.③ 20.④ 21.③ 22.① 23.② 24.④ 25.① 26.② 27.① 28.① 29.② 30.④ 31.③ 32.② 33.② 34.① 35.④ 36.③ 37.① 38.③ 39.③
40.④ 41.② 42.① 43.④

第四章 Verilog HDL
填空题
1． 一种基本Verilog HDL程序由__________构成.
2． 一种完整Verilog HDL设计模块涉及:__________,______,_________,和__________4个某些.
3． Verilog HDL模块端口定义用来声明电路设计模块_________和____________.
4． Verilog HDL模块Verilog HDL模块T/O声明用来声明模块端口定义中各端口数据流动方向,涉及________,_______,和_____________.
5． Verilog HDL功能描述是用来描述设计模块_________和模块端口间_____________.
6． Verilog HDL功能描述可以用________,_________,__________和__________等办法来实现,普通把拟定这些设计模块描述办法称为建模.
7． 在Verilog HDL中常数涉及_________,______________和__________三种.
8． Verilog HDL数字可以用___________,_____________,____________和___________4种不同数制来表达.
9． Verilog HDL字符串是用双引号括起来_________,它必要包括在___________.
10． Verilog HDL简朴标记符可以是字母,数字，下划线"_"和货币符号"$"等符号构成任意序列,但首字符不能是________.
11． Verilog HDL标记符字符数不能多于___________个.
12． 在定义Verilog HDL标记符时.大小写字母是________.
13． 如果Verilog HDL操作符操作数只有1个,称为________操作;如果操作符操作数有2个,称为________操作;如果操作符操作数有3个,称为__________操作.
14． 在进行Verilog HDL位运算时,当两个操作数位宽不同步,计算机会自动将两个操作数按______对齐,位数少操作数会在高位用________补齐.
15． 在进行Verilog HDL关系运算时,如果关系是真,则计算成果为_________;如果关系是假,则计算成果是___________;如果某个操作数值不定,则计算成果为________________.
16． 在Verilog HDL"与缩减"运算中,只有操作数中数字全为_______时,成果才为1.
17． Verilog HDL条件操作符"?:"操作数有____个.
18． Verilog HDL变量分为__________和____________两种.
19． Verilog HDLregister型变量是一种数值容器,不但可以容纳_____,也可以保持___,这一属性与触发器或寄存器记忆功能有较好相应关系.
20． 在Verilog HDL中register型变量有_____,_____,____和____4种.
21． Verilog HDL持续赋值语句核心字是_______,赋值符号是_____________.
22． 在Verilog HDL阻塞赋值语句中,赋值号”=”左边赋值变量必要是__________型变量.
23． 在Verilog HDL非阻塞赋值语句中,赋值号是________,赋值变量必要是_________型变量.
24． 在Verilog HDLif语句中,系统对表达式值进行判断,若值为0,x或z,则按_______解决,若为1,则按_______解决.
25． 在Verilog HDL中,使用_________核心字阐明事件时有输入信号上述沿触发;使用_________核心字声明事件是由输入信号下降沿触发.
26． Verilog HDLalways块语句中语句是_________语句,always块自身却是___________语句.
27． 在Verilog HDL中,行为描述涉及___________,____________和____________3种抽象级别.
28． 在Verilog HDL中,构造描述涉及__________和___________两种抽象级别.
单项选取题
1.当前Verilog HDL被IEEE发布原则是( ).
① IEEE STD1076-1987 ② IEEE#1064-1995
③ IEEE.STD_LOGIC_1164 ④ IEEESTD1076-1993
2. Verilog HDL是由（ ）语言演化来。
① BASIC ② C 语言
③ PASCAL ④ VHDL
3. 一种能为Verilog HDL综合器接受，并能作为一种独立设计单元完整Verilog HDL程序称为（ ）。
① 设计输入 ② 设计输出 ③设计模块 ④ 设计构造
4. Verilog HDL设计模块可以被高层次系统（ ），成为系统一某些。
① 输入 ② 输出 ③仿真 ④调用
5. Verilog HDL模块端口定义用来声明电路设计模块（ ）端口。
① 输入 ② 输出 ③ 双向 ④所有输入/输出
6. 在Verilog HDL模块I/O声明中，用来声明端口数据流动方向核心字涉及（ ）。
①input ② output ③ inout ④以上均可
7. 在Verilog HDL端口声明语句中，用（ ）核心字声明端口为输入方向。
①input ②INPUT ③IN ④output
8. 在Verilog HDL端口声明语句中，用（ ）核心字声明端口为输出方向。
①input ②INPUT ③OUT ④output
9.在Verilog HDL端口声明语句中，用（ ）核心字声明端口为双向方向。
①inout ②INOUT ③BUFFER ④buffer
10. Verilog HDL功能描述是用来描述设计模块内部构造和模块端口间逻辑关系，普通把拟定这些设计模块描述办法称为（ ）。
①综合 ②仿真 ③建模 ④设计
11. 用Verilog HDLassign语句建模办法普通称为（ ）方式。
①持续赋值 ②并行赋值 ③串行赋值 ④函数赋值
12. 用Verilog HDL元件例化方式建模来完毕设计普通属于（ ）描述方式。
①行为 ②构造 ③功能 ④行为和构造
13. Verilog HDL程序每个模块内容都是嵌在（ ）两语句之间。
①start和endmodule ② module和end
③module和endmodule ④ start和endstart
14. 除了end或以end开头核心字（如endmodule）语句外，Verilog HDL每条语句后必要要有（ ）。
①逗号“，” ②句号“。” ③分号“；” ④冒号“：”
15. Verilog HDL行注释用符号（ ）开始，注释到本行结束。
①/* ②// ③-- ④*/
16. 在Verilog HDL常数中，未知数字是用( )表达。
①_ ②X ③Z ④W
17. 在Verilog HDL常数中，高阻态数字是用（ ）表达。
①X ②H ③r ④Z
18. 在Verilog HDL常数中，二进制数符号是用（ ）表达。
①d或D ②b或B ③o或O ④h或H
19. 在Verilog HDL常数中，八进制数符号是用（ ）表达。
①d或D