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印刷電路板佈局指導原則
技術報告：TR-040 王見名鄒應嶼
電力電子與運動控制實驗室
國立交通大學 電機與控制工程研究所

前 言
隨著高科技領域進步，電磁干擾(electromagnetic inference, EMI)問題也日益增多。當半導體元件速度變得愈快、密度愈高時，雜訊也愈大。對印刷電路板(PCB)設計工程師而言，EMI問題也日趨关键。忽視EMI佈局設計工程師，將發現其設計不是在執行時無法與規格一致，就是根本無法動作。 藉由適當印刷電路板佈局技術與配合系統化設計方法，可預先避免EMI問題干擾。 本文所列舉電路板佈局指導原則雖非解決EMI問題萬靈丹，但利用已證實佈局方法，可有效降低在以高頻微處理器/數位信號處理器為基礎數位類比混合信號系統中EMI干擾。

電磁干擾簡介
PCB佈局原則
l 元件放置
l 接地佈局/接地雜訊定義/降低接地雜訊
l 電源線佈局與解耦/電源線雜訊耦合/電源線濾波器 (power line filter)
l 信號佈局
l 數位IC削尖電容(despiking capacitor)
l 數位電路雜訊與佈線
l 類比電路雜訊與佈線
PCB 佈局降低雜訊檢查要項

2. EMI 簡 介
2.1 雜訊定義
雜訊係指除了所需信號以外而出現在電路內任何電氣訊號[Motchenbacher and Fitchen, 1973]，此定義並不包含內部失真訊號－一種非線性附屬品。全部電子系統全部或多或少有些雜訊，但只有當雜訊影響到系統正常執行時才會發生問題。

雜訊來源可被歸類成三種不一样经典：
l 人為雜訊源一數位電子、無線電傳輸、馬達、開關、繼電器等等。
l 天然干擾一太陽黑子及閃電。
l 純質雜訊源一從實際系統產生相關隨機擾動，諸如熱雜訊和凸波雜訊。

我們應當瞭解，雜訊是不可能完全被去除，不过經由適當接地(grounding)、屏避(shielding)與濾波(filtering)，則可將其干擾儘量降低。對於一個良好電路設計，預防勝於發生問題後電路修改。在電路板佈局即開始做好雜訊防治工作，是建構高可靠度低雜訊電子系統首要工作。

2.2 EMI起源
EMI來源包含微處理器、開關電路、靜電放電、發射器、暫態電源元件、電源和閃電。在一個微處理器為基礎電路板內，數位時序電路通常是寬頻帶雜訊最大產生者，這所謂寬頻帶即指分佈於整個頻譜雜訊。隨著快速半導體和愈加快邊緣變化率增加，這些電路可能產生高達300 MHz諧波干擾，這些高頻諧波應给予遮蔽或濾除。

2.3 EMI 傳輸
瞭解雜訊怎样傳輸有助於辨識電路內部電磁干擾問題。雜訊發生必需要有來源(source)、耦合路徑(coupling path)和易感染接收器(susceptible receptor) [Ott, 1988] ，這三者必需一起出現才會有EMI問題存在，圖1說明EMI怎样以耦合方法進入一個系統。所以，若是三者之一被排除於系統之外或被減少，干擾才會消失或降低。圖1是以馬達控制為例EMI說明，其中功率級至馬達線圈電流是產生EMI來源，控制器低階訊號(數位或類比信號)是易受干擾接收器，耦合路徑則可能是經由傳導方法(經由電源或地線)或輻射方法。

圖1. EMI雜訊源、傳導路徑與接收器

圖2. 以馬達控制為例EMI傳導路徑

2.4 耦合路徑
雜訊會耦合到電路內較明顯方法之一是透過電導體(傳導方法)。假如訊號線經過一個充滿雜訊環境，訊號線將受感應拾取雜訊信號並傳至電路其它部分，比如電源供應器雜訊就會經由電源線而耦合至電路，如圖3所表示。

圖3. 傳導耦合雜訊

耦合也會因電路中含有或使用共同阻抗(common impedance)而產生。圖4(a) 兩個子電路因為有著共同接地阻抗，所以會相互影響。另外一種狀況則發生在兩個子電路共同使用同一個電源供應器，圖4(b)即為此種狀況。若是電路(一)忽然產生較大電流，則電路(二)供應電壓將會因共用電源線間共同阻抗與內阻而降低。從電路(二)流出之數位迥路電流會在共用之迴路阻抗產生高頻數位雜訊，此雜訊在電路(一)迴路產生接地跳動，不穩定接地會嚴重衰減低頻類比電路訊號雜訊比，像是運算放大器和類比數位轉換器等等。這種藕合效應可藉由降低共同阻抗而減弱(加寬電源線拉線寬度)，但內阻來自電源供應器則無法改變。此種狀況，在接地迴路導線也有相同效應，由此可知電源供應器輸出阻抗(output impedance)也會影響電路對雜訊抵御能力。

圖4. 經由共同組抗而耦合雜訊

雜訊耦合也可經由電磁輻射方法發生，此種狀況會發生在全部含有共同輻射電磁場電子電路。電流改變就產生電磁波，這些電磁波會耦合到周围導體並影響電路中其它信號，如圖5所表示。

圖5. 經由電磁輻射耦合雜訊

2.5 接收器(receptor)
基础上全部電子電路全部會發射EMI同時又受到EMI干擾，所以電子裝置設計，應該既不受外在EMI干擾源影響，本身也不應成為EMI干擾源，此一設計理念即為電磁相容性(electromagnetic compatibility, EMC)。大多數電子設備EMI是藉由傳導性方法接收，少數則來自無線電頻率之輻射接收。在數位電路中，最臨限(most critical)信號通常最易受到EMI干擾，比如重置、中斷和控制線路信號。在類比電路中，類比低階放大器、信號轉換器、補償電路等，則對雜訊干擾最為敏感。

2.6 解決EMC系統設計
電子設備電磁相容性(EMC)應被視為系統規格來預先考慮而非事後補救。一個電子設備假如它與環境不會相互影響，即具備電氣相容性。假如設計工程師未能在設計早期及慎重考慮此一問題，那麼雖然因忽略EMI設計而縮短了設計時間，並且完成功效測試而量產，然而在產品上市之後，不明EMI干擾現象就非預期地出現了。這種產品危機解決方法通常會受到相當挫折，增加无须要虛耗及產品後續改善時間延長，這全部浪費時間、金錢與耐性，其結果常導致產品失敗。

EMC 應該如同其它被確認系統規格一樣納入系統裡設計規格，事實上有些機構，像是美國聯邦通訊委員會 (FCC)、軍方及國際性機構全部為通常電腦設備設立標準，設計者應根據這些規格事先納入考慮，並設計產品原型加以測試。所以， EMC在系統設計時應優先考慮，而非在問題發生後才加東拼西湊加以補救， EMC系統設計應成為一種符合經濟效益設計觀念。

電磁干擾防治雖然有很多方法，但关键可歸納為兩種不一样型式：降低電磁干擾散佈與提升增電磁干擾免疫能力。經由適當系統設計能够抑制電磁干擾散佈；假如問題仍然持續，就得研究不一样方法遮蔽去包住發射體。電路對雜訊敏感性可藉由電路設計加強和使用遮蔽物來降低電路對電磁干擾敏感性。以下有關 PCB 佈局技術討論著重於以 PCB 佈線原則來降低發射體雜訊強度與提昇電路對雜訊免疫能力。

3. PCB佈局原則
3.1 元件放置
PCB 佈局之前應先注意將元件放置(placement)在適當位置，首先需考慮電路板外部接線端子位置，其次也需考慮不一样性質電路應给予適當區隔。低階類比、高速數位和雜訊電路(繼電器、高電流開關等等) 應加以分隔以降低子系統間耦合。當放置元件時，應同時考慮子系統電路間內部電路繞線，特別是時序及震盪電路。為了去除EMI潛在問題，應該系統化檢查元件放置與線路佈局，返覆檢視及修正佈線一直到確定全部 EMI風險降低到最低為止，簡而言之，事先防範是將低EMI干擾問題首要原則。圖6說明不一样性質電路區隔概念。

圖 6. 將PCB上不一样性質電路给予隔離

3.2 接地佈局
一個電子設備設計關鍵即在於含有強韌與可靠電源系統，而接地佈局尤為其中關鍵。事實上，接地可視為全部好PCB設計基礎。大部分EMI問題皆可藉由良好接地來解決。

3.3 接地雜訊定義
降低地線雜訊對系統影響關鍵在於瞭解產生接地雜訊機制。接地雜訊关键關鍵在於全部地線全部有些微阻抗，對全部電路而言，電流全部必須流經地線，那些有限接地阻抗電就會在地線上產生壓降，這些壓降則會耦合到相關電路而形成雜訊。

由於傳輸線含有電感性(雜散電感)，所以線上瞬間突波電流(surge current)，將引發極大脈衝電壓。電感端電壓與其流過之電流有下列關係：

高頻率數位系統當電晶體開關時曾產生突波電流；類比系統則在負載電流改變時產生瞬間電流變化。舉例來說，一個閘在"ON"而載有4 mA電流時，忽然開關切到"OFF"且現在載有0.6 mA電流，假設開關時間為4 msec，載有450 mH電感信號導體，此時所產生電壓突波為：

如同稍早提到，較快速系統產生較快上升時間；假設在一個產品生命週期中下一個設計具愈加快速時鐘頻率，假如新邏輯上升時間是舊兩倍，則新設計雜訊也是舊二倍強度。大部分數位系統較類比系統含有更高雜訊免疫力。接地系統低階雜訊會嚴重影響類比系統低階訊號放大器訊號品質，雜訊也會因共同阻抗而耦合到其它相關電路，圖7說明在共同阻抗情況下信號耦合傳導方法。

圖 7. 共同阻抗耦合

圖7 中兩個信號匯合端電壓分別產生自類比與數位子電路系統，由於共同阻抗Z3使得兩者相互分享產生雜訊，在系統接地點和匯合點之間，將產生一個偏移(offset)。在數位系統中，此偏移將成為是動態雜訊，且會影響到類比電路低階訊號高頻響應。

3.4 降低接地雜訊
一個設計良好接地系統其優點是課在不增加元件成本前提下提升係同電磁相容性。一個良好接地系統基础目標是降低流過接地阻抗電流所產生雜訊電壓。所以，設計接地系統時，一個基础問題是，電流怎样在系統中流動?靜音和雜訊接地迴路是否混雜在一起？

根據系統使用電路類型與工作頻率，設計含有低阻抗路接地迴路。大部分以為處理器為主系統全部含有高頻數位邏輯與低階類比電路，有些系統甚至含有易產生雜訊繼電器和高電流開關。如同前面所提到，這些電路應該给予區隔且接地迴路不能混雜一起，相同電路應該放置在一起。

高速數位電路必須對全部迴路提供低阻抗線路；設計接地系統要儘可能包含很多平行接地線路，這會減少接地迴路電感。此概念推至極至，即形成接地平面；雖然接地平面能最有效降低接地雜訊，但多層PCB將提升成本，所以必須整體考量，決定採行方法。

假如接地平面不夠經濟，那就使用單點接地。單點或星狀接地連結全部接地繞線到終端接地點，此法可降低系統間共同阻抗。雖然由於空間限制，使得此法在實際佈線時可能造成困難，但降低共同阻抗則是設計基础原則。

導體電感與其直徑或寬度成反比但正比於其長度。減少電感要儘可能使用短和寬繞線，以45度繞線替换90度以減少傳輸反射。

我們應當記住電流最後終會流回源端，在一些電路板佈局中，不適當電路佈局會形成一個種對電磁輻射極為敏感大迴路，並將雜訊耦合到接地系統中。通常規則是儘可能減少接地迴路(ground loop)尺寸，圖8為二層PCB單點接地系統例子。圖9是一個含有三種不一样接地系統印刷電路板地線佈線配置，其中包含了較易產生雜訊電路(on board switching power supply, relay, base drive, high-current switching devices)、低階類比訊號處理電路(A/D, D/A, analog filter)、高頻數位電路(MCU, DSP, memory)，這三種不一样性質電路地線，應當分別拉線、相互隔離，再以單點方法给予連接。

圖 8. 單點接地電源系統

圖 9. 一個含有三種不一样接地系統印刷電路板地線佈線配置

圖 10. 印刷電路板網狀地線配置

3.5 電源線佈局與解耦
PCB 地線佈局完成之後，接下來就是電源線佈局。若空間許可，電源線應與地線平行，但從實際觀點而言，此點未必可行。電源線雜訊通常可藉由適當電源濾波電容與解耦電容將之濾除，網狀地線(或接地平面)較網狀電源線更為关键，所以佈局時，應優先考慮地線佈局，其次再考慮電源線佈局。以下說明部分電源線雜訊抑制方法[Ott, 1988, pp. 286-292]。

圖 11. 電源線瞬間突波電流 (a) 未加 (b) 加上解耦電容

3.6 電源線雜訊耦合
PCB上邏輯閘開關時，在電源線上會產生暫態脈衝電流，由於電源線多少含有微小電感性，如圖11(a)所表示，所以在電源端產生雜訊干擾。電源線電感可藉由多層PCB(電源平面)來降低，或使用較慢邏輯降低開關速度，但前者將增加成本，而後者則降低了系統性能。在使用雙層PCB前提下，電源線雜訊干擾可藉由解耦電容來降低。

PCB解耦電容可分為兩類，一類是置於IC旁削尖電容(despiking capacitor)，另一類則是置於電源端大型解耦電容(bulk decoupling capacitor)。 IC旁削尖電容其特質為容量小、頻寬高，目标在於提供IC開關時瞬間脈衝電流。但這些電容也需補充瞬間所損失電荷，這就必須藉由PCB電源輸入端大型解耦電容來補充電荷，其等效電路如圖11(b)所表示，放置位置則如圖10所表示。

電源端大型解耦電容其數值雖然不是很關鍵，但最少應10倍於全部IC削尖電容總和，也應放置於PCB電源輸入端。小0.l mF電容也可應用於電源端與之並聯以去除高頻雜訊，這些電容應該儘量靠近電源端。通常15到20個邏輯IC即需一個大型解耦電容，若PCB上有較多IC，則每15到20個邏輯IC周围就應適當放置一個大型解耦電容。

對於以MCU為主PCB來說，一個大型解耦電容(bulk decoupling capacitor)通常已足夠。良好解耦電容應含有較小等效串連電感，鉭電解電容(tantalum electrolytic capacitor)或金屬化多碳電容(metalized polycarbonate capacitor)全部有較小內部電感(internal inductance)，是適當選擇，但鋁電解電容(aluminum electrolytic capacitor) 內部電感通常遠高於前者，所以不適宜作為電源解耦電容。

圖12. 數位IC解耦電容安置與佈線

3.7 數位IC削尖電容(despiking capacitor)
數位IC旁削尖電容其特質為頻寬高915-150 MHz)、容量小(470-1000 pF)，目标在於提供IC開關時瞬間脈衝電流。削尖電容並非愈大愈好，符合上述條件最小電容，即是最好選擇，儘量少用大於0.1mF電容。數位IC頻率愈高，則電容愈小。0.l mF電容用在高達l5 MHz系統頻率，若超過l5 MHz以上，就使用0.0l mF電容。高頻寬、低電感碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic capacitor)適适用來做為IC間削尖電容。DRAM由於需要refresh charge，所以需要較大削尖電容，通常256 KDRAM需要0.l mF削尖電容。

儘可能將電容靠近IC擺置，Vcc和GND腳位在晶片對面端之標準會形成對EMI敏感迴路，假如IC電源端靠近則迴路是相當小，圖12說明一個经典邏輯IC電容擺置，把電容放在Vcc和GND中間位置。

3.8 電源線濾波器 (Power Line Filter)
假如需要進一步濾除電源線雜訊，可使用LC或p 濾波器(圖13)，儘量將濾波器靠近元件，而將其它信號繞線在濾波器周围。

圖13. 電源濾波器

陶鐵磁珠(ferrite bead)也可用來濾掉不想要系統高頻雜訊[Ott, 1988, pp. 152-156]，它們提供一種較廉价方法來增加高頻衰減，但對直流或低頻訊號則不會造成訊號衰減，對於消除l MHz以上雜訊最為經濟有效。陶鐵磁珠阻抗通常低於l00Ω，关键應用於低阻抗電源電路，如電源供應器、C級功率放大器、諧振電路與SCR開關電路等。假如單珠未能有效濾除高頻雜訊，也可將多珠串連或多繞幾圈，但須注意圈數增加，將提升雜散電容，這對高頻雜訊濾除是不利。陶鐵磁體珠子是圓柱形且能在導體上滑動，用在電源供應器時，應將磁珠靠近PCB電源輸出端，如圖14所表示。

圖14. 抑制高頻雜訊ferrite bead安置於電源供應器PCB電源輸出端

3.9 信號佈局
電源線與地線佈局完之後，接下來就是信號線佈局了。在佈局數位和類比混合信號PCB時，勿將數位和類比信號混雜，電路板上數位電路、類比電路、和易產生雜訊電路應给予區隔，8如圖所表示。試著先繞線最為敏感線路，並去除電路間耦合路徑。通常與數位電路或雜訊產生電路介面低階類比電路最轻易受到干擾，在繞線時應格外謹慎。

3.10 數位電路雜訊與佈線
類比電路雜訊通常來自於電路板外部，然而數位電路雜訊則往往由內部產生，所以怎样降低內部雜訊是數位電路板佈線首要考量原因。

在MCU為主系統中最敏感信號是時序、重置和中斷線路，震盪器在開機時尤為敏感。千萬不要將這些線路與高電流開關線路平行，如此易於被電磁交互耦合信號破壞。此效應轻易破壞MCU經由中斷碼執行，引发非預期重置或中斷。時序信號受到干擾，將造成失相(lose phase)使整個系統失去同时，由於MCU執行是依據適當時鐘脈波，所以不要期望它們能在EMI干擾下恢復正常操作。

震盪器或陶瓷共振時鐘是一種RF電路，必須繞線以減少它發射位準及敏感性。圖15以一個震盪器或陶瓷共振器與DIP包裝例子來說明，儘量將震盪電路配置靠近MCU，若是震盪器或陶瓷共振器本體很長，就放在PCB之下並將包裝接地。假如震盪器在PCB之外，就將MCU放在離PCB連接器周围，不然，就將MCU儘量擺近震盪器以縮短繞線距離。震盪線路地線應該連接元件可能使用最短繞線接地腳位，電源和接地腳應該直接繞線到PCB電源部分。圖16 說明PCB 挈b?/FONT> I/O接地與I/O電纜線解耦電容佈線方法。

3.11 類比電路雜訊與佈線
低階信號(low-level signal)轻易受到數位信號干擾；假如類比和數位信號必須混雜，要確定相互線路相交成90度角，這將會降低交互耦合(cross coupling)效應。

假如類比電路signal reference未與數位線路隔離話，類比-數位轉換器訊號會受到嚴重干擾，所以不可將數位電源和接地直接輸入類比-數位轉換器signal reference線路。這些腳位應直接繞線自母板電源端之參考電壓，此電壓參考腳位應用 l K歐姆電阻和l.0 mF電容來濾波。

圖 15. 石英或陶瓷共振電路線路佈局

圖 16. PCB『乾淨I/O』接地與I/O電纜線解耦電容佈線方法

4. PCB 佈局降低雜訊檢查要項
以下列出在量產線路板之前詳細檢查表，這些檢查項目是集合巿場經驗和實作應用經典[Montrose, 1996; Ott, 1988]。

4.1 抑制雜訊源
n 在符合設計規格前提下，使用最低頻率時鐘和最和緩上升時間。
n 假如時鐘電路在電路板外，則將相關之時序電路(如MCU)靠近連接器，否則，就放在母板中間。
n 將震盪器平放於PCB並接地。
n 儘可縮小時序信號迴圈區域。
n 將數位I/O驅動器(digital I/O driver)放置於PCB外緣。
n 將進入PCB信號给予適當濾波。
n 將離開PCB雜訊信號给予適當濾波。
n 使用碟狀陶瓷電容(disk ceramic capacitor)或是多層陶瓷電容(multilayer ceramic capacitor) 做為數位邏輯IC削尖電容。
n 儘量將數位IC之despiking capacitor靠近IC旁邊。
n 使用排線包裝OP放大器，將"+"端接地，以"-"端作為輸入信號端。
n 提供適當突波阻尼(surge absorber)給繼電器線圈。
n 使用45度角(圓弧更佳)繞線以替换90度角來減少高頻輻射。
n 假如需要，在產生高頻雜訊電源線用feed-through capacitor連接外部。
n 假如需要，在產生高頻雜訊電源線串接陶鐵磁珠(ferrite bead)以濾除高頻雜訊。
n 將shield cable兩端均接地(但並非作為地線)，以降低電磁輻射。

4.2 減少雜訊耦合
n 假如經濟許可，使用多層電路板來分開PCB上不一样性質電路。4層板PCB，通常外面兩層為訊號，中間兩層為電源層(power layer)與地線層(ground layer)。如電路板為數位類比混合電路，應將數位與類比跑線分別佈線，最後再將地線给予單點連接。
n 對單層及雙層線路板使用單點電源和接地佈局。如採用雙層線路板製作以微處理器為基礎控制板(數位類比混合電路)，則應特別注意數位與類比電路『電源線』與『地線』佈局。
n 選用晶片組以縮短時序傳輸線。
n 將digital I/O晶片組安置於PCB邊緣並靠近連接器。
n 高速邏輯閘僅限用於特定功效之電路。
n 對電源和接地使用寬繞線。
n 保持時序繞線、匯流排和晶片致能與I/O腳位和連接器分隔開。
n 儘量將數位信號線路(尤其是時鐘信號)遠離類比輸入和電壓參考腳位。
n 當與混合信號轉換器並用時，勿將數位和類比線路相交，信號繞線要相互遠離。
n 分隔雜訊與低階類比訊號腳位。
n 將時序信號與I/O信號垂直繞線。
n 將時序電路遠離I/O訊號線。
n 儘量使敏感腳位長度愈短愈好。
n 用寬扁繞線處理关键線路，並在繞線每一邊採用接地保衛環。
n 勿將敏感訊號線與高電流、快速交換信號並行。
n 縮短解耦電容腳位長度。
n 高頻線路應保持短而直接。
n 縮短時序與其它週期性信號繞線長度。
n 避免繞線於震盪器和其它對雜訊極度敏感電路之下。
n 過濾任何進入包含敏感線路訊號線。
n 當低階信號與雜訊腳位位於同一個連接器上時，比如扁狀電線(flat cable)，儘量將之分離並以地線置於其間。
n 避免低階(low-level)、低頻(low-frequency)電路接地迴路(ground loop)。
n 將雜訊線扭絞(twisted)以抵消相互間之耦合與電磁輻射。
n 使用全部IC內電源和接地腳位，勿空接。

4.3 降低雜訊吸收
n 儘量避免任何信號迴圈，否則就減少迴圈範圍。
n 分隔信號、雜訊和硬體電源和接地。
n 使用可選擇頻率濾波器來應用。
n 連接全部未用到輸入到電源或接地。
n 在全部類比參考電壓加旁路電容。
n 將管狀電容(tubular capacitor)外圍箔片接地。
n 將電解電容並聯一個高頻電容。
n 對高效率類比及混合信號ICS不要使用IC座。