组合逻辑3-8译码器.doc

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EDA基础及应用实验项目报告

项目题目: 组合逻辑3-8译码器的设计

姓 名： 胡小琴
院 系：电子信息工程学院
专 业：电子信息工程（对口高职）
学 号: 201315294127
指导教师： 徐正坤
综合成绩：

完成时间: 2015年 5月 13日
一、实验目的：
1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法.
3、初步了解可编程器件设计的全过程。
二、实验步骤：
74LS138译码器的逻辑电路图1所示，其真值表如1所示，这里输出时低电平有效。从74LS138译码器的逻辑电路图可以看出,它具有三个附加的控制端G1、G2A、和G2B。当G1=1、G2A+G2B=0的时候,译码器将处在译码工作状态;否则译码器将被禁止，所有的输出端将被封锁在高电平,如真值表所示。实际上，这三个输出端也可叫做“片选”输入端，利用片选的作用可以将多片74LS138译码器连接起来以扩展译码器的功能，例如用两片74LS138可以连接成一个四线—十六线译码器。

图1 74LS138 译码器逻辑图

表1 74LS138译码器的真值表
G1
G2A
G2B
C
B
A
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
X
X
X
1
1
1
1
1
1
1
1
X
X
1
X
X
X
1
1
1
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1
1
0
X
X
X
X
X
1
1
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0
0
0
0
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0
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1
1
0
0
0
0
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0
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1
1
1
1
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0
0
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0
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1
1
1
1
1
0
0
0
1
1
1
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1
0
1
1
1
1
1
0
0
1
0
0
1
1
1

0
1
1
1
1
0
0
1
0
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1
1
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0
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0
0
1
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0
0
1
1
1
1
1
1
1
1
1
1
0
输出控制：M［3:0］=0001使实验箱的拨动开关SW1~SW16接到16位数据总线

1、打开QuartusII软件。
2、选择路径.选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文.
3、选择FPGA器件.Family选择Cyclone IV E，Available device选EP4CE22F17C8,Packge选择Any，Pin Count 选择256，Speed grade选择Any;点击“Next".
4、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径.默认使用Quartus II自带的工具。这里我们对仿真工具做选择,如下图所示。

5、结束设置。单击“Next”,弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”,结束工程设置.

8 将全加器的VHDL代码输入上图空白处
代码：
LIBRARY IEEE;
USE IEEE。STD_LOGIC_1164。ALL；
ENTITY decoder_3_8 IS
PORT(A，B,C,G1，G2A，G2B:IN STD_LOGIC;
y:OUT STD_LOGIC_VECTOR（7 downto 0)；
M : out std_logic_vector（3 downto 0)）; ——加入4位功能选择位）；
END decoder_3_8;
ARCHITECTURE rtf OF decoder_3_8 IS
signal input：STD_LOGIC_VECTOR(2 downto 0);
BEGIN
M 〈= "0001"; ——”0001"表示选择功能为SW1——SW16点用总线BUS_D0--BUS_D15.
input<=C＆B&A;
process(input,G1，G2A,G2B）
BEGIN
if（G1=’1’ AND G2A=’0' AND G2B='0') then
case input IS
when ”000"=〉y〈="11111110" ；
when "001”=>y<="11111101" ;
when ”010"=〉y<="11111011” ；
when "011"=>y〈=”11110111” ；
when "100”=〉y〈="11101111” ；
when ”101"=〉y<="11011111" ；
when "110"=>y<=”10111111" ；
when "111”=>y<="01111111” ;
when others=>y<="XXXXXXXX”；
END case;
else
y<="11111111"；
END if;
END process；
END rtf;

9、预编译。选择Processing/Start/Start Analysis&Synthesis，进行综合。

10、添加管脚信息。当综合完成后，网表信息才会生成。选择Assignments/Pins。
13、为每个节点分配引脚。

EP4CE22F17C8器件
在做Quartus II工程时必须将未分配的管脚置为三态输入。Quartus II --〉 Assignments --> Device… -—〉 Device —-> Device ＆ Pin Options… —-〉 Unused Pins ——〉 Reserve all unused pins : AS input tri-stated。如未将未分配管脚置为三态输入，将可能导致主芯片或外围芯片损坏，属人为使用不当,公司将不负责。
11 全局编译。Processing—〉Start Compilation
12、下载。下载可以选择JTAG方式和AS方式(JTAG下载方式把文件直接下载到FPGA里面，AS下载方式把文件下载到配置芯片里面,因此可以掉电存储）。选择Tools—>Programmer，mode选择JTAG下载方式，选择Add File，添加。sof文件（AS下载选择.pof文件）并选中Program/Configure，点击“Start"后开始下载.第一次使用下载时，首先点击“Hardware Setup。。.”,打开Hardware Setup对话框，然后点击Currently selected hardware右边的选择箭头，选择USB -Blaster后单击"Close”关闭对话框。然后可以在下载窗口的按键Hardware Setup的右边看到有“USB—Blaster”。
选择下载文件， 点击“Start”开始下载，并可以看到下载进度

三、实验接线及说明
A、B、C、G1、G2AN、G2BN分别对应实验箱底板SW1-SW6
Y0N—Y7N分别对应实验箱底板IO9—IO16

实验接线：用导线将IO9—IO16与8位LED L1—L8相连，LED为高电平点亮
控制拨码开关SW1—SW6,观察L1—L8显示状态是否与预期输出结果一置。
四、 项目试验结果

G1
G2A
G2B
C
B
A
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
X
X
X
1
1
1
1
1
1
1
1
X
X
1
X
X
X
1
1
1
1
1
1
1
1
0
X
X
X
X
X
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
0
1
1
1
1
1
1
1
0
0
0
1
0
1
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1
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0
0
0
1
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1
1
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0
1
1
1
1
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0
0
1
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0
1
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1

0
1
1
1
1
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0
1
0
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1
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0
0
1
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1
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1
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1
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0
0
1
1
1
1
1
1
1
1
1
1
0
输出控制：M［3：0]=0001使实验箱的拨动开关SW1~SW16接到16位数据总线
五、 实验结果分析
通过本次实验，得知实验结果与真值表结果一致。但是，G1为低电平时，无效。只有当G1为高电平时有效。
六、 实验注意事项
1、在本次实验中应注意每个针脚与LED上的连线，应一一对应，不然会导致实验出现错误
2、还有针脚的设置一定要按照实验指导书上的针脚一一设定
3、注意一定要检查硬件驱动的安装.