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电介质刻蚀面临材料和工艺选择
半导体加工中，在晶片表面形成光刻胶图形，然后经过刻蚀在衬底或衬底上面薄膜层中选择性地除去相关材料就能够将电路图形转移到光刻胶下面材料层上。这一工艺过程要求很正确。不过，多种原因比如不停缩小线宽、材料毒性和不停变大晶片尺寸等全部会使实际过程困难得多。
　　Applied Materials企业电介质刻蚀部总经理Brian Shieh说：“前段（FEOL）和后段（BEOL）电介质刻蚀要求各不相同，所以要求反应器基础功效含有很大弹性，对于不一样要求全部能够表现出很好性能。”
　　Dow Chemical企业新技术部总监Michael Mills说：“从现在和近期发展来看，电介质刻蚀设备还不会出现很大问题。”
　　“现在研究关键是双嵌入式工艺、低k材料和高纵宽比接触孔刻蚀。"Hitachi High Technologies America企业高级工艺经理Jason Ghormley说：“氧化硅刻蚀要求能够正确控制各向异性刻蚀过程，尽可能降低侧壁钝化层，同时确保整体结构比较完美。这是氧化硅刻蚀一个普遍问题，因为其工艺控制和化学反应相关。对于氧化硅刻蚀来说，在反应器中使用含硅材料是很有用，因为它能控制氟原子和含碳自由基百分比，有利于在垂直方向刻蚀反应和控制侧壁钝化层之间取得平衡。”
　　后段和前段面临问题
　　Shieh认为双嵌入式工艺是很复杂应用，因为它包含到多种多样材料和对应整合问题，比如光刻胶或BARC对微通孔（via）部分或全部填充、多层掩膜版使用、硬掩膜层或金属掩膜层使用等。她说：“我们需要是一整套处理方案，不管用户要求是什么，它全部能很好地达成要求。方法之一是使刻蚀含有很宽工艺窗口，能够提供经过优化最好工艺条件和很好工艺控制能力，满足下一代材料和技术要求。这些新功效能够同时处理前段（FEOL）和后段（BEOL）面临多种问题。当然，对于FEOL和BEOL来说，可能还需要做部分很小调整，不过其基础功效应该是一样。”
　　前段（FEOL）关键问题是刻蚀结构变得越来越小，纵宽比变得越来越大，所以关键是怎样确保正确选择比和怎样控制刻蚀后结构和顶部/底部CD，“从硬件角度来看，为了缩短等离子体存活时间，必需提升气体流量和降低气体压力。另外，控制离子密度和能量分布也是很关键。”Shieh说，“从工艺角度来看，必需合理控制刻蚀粒子混合物中各组分百分比，使等离子体化学反应过程得到优化。”
　　还有一个比较普遍而且关键问题是怎样减小刻蚀工艺对低k材料破坏。现在，半导体正在向低k工艺发展。为此，大家设计了多种BEOL整合方案，期望能够尽可能减小有效电容。Shieh说：“众所周知，在电介质刻蚀过程中，低k材料会受到多种物理或电化学伤害。Applied Materials等企业为此进行了深入研究，发觉经过刻蚀设备多种软硬件特征结构和功效设计和开发，能够尽可能提升刻蚀工艺窗口，在超低压/低能环境中有效地完成光刻胶原位去除，最大程度地保持低k材料介电常数。洁净工作模式则能够消除氟记忆效应。这些新功效能够深入确保k值不变，而且在同一反应器中完成多步工艺，缩短工艺周期。”
　　选择比问题
　　Mills很清楚选择比问题给电介质刻蚀带来困扰。她说：“大家普遍认为实际生产过程必需能够达成20:1以上选择比。”也就是说，欲刻蚀材料刻蚀速度必需比图形定义层材料刻蚀速度快20倍以上。“以前，通常见光刻胶作为图形定义和阻止刻蚀材料。当欲刻蚀材料为氧化硅或FSG时，只需使氧化物刻蚀速度比光刻胶快20倍以上就能够了。这一要求并不太高，因为光刻胶是有机物，而氧化硅或FSG是无机物，性质完全不一样。不过对于SiLK（低k电介质）来说，我们就必需先问问自己该怎样进行刻蚀。所以SiLK和光刻胶一样，全部是有机物。现在所采取方法是在光刻胶和SiLK之间增加一层无机薄膜层，SiLK刻蚀之前先经过刻蚀反应将光刻胶图形转移到无机薄膜层上，然后对SiLK进行刻蚀。经过图形转移无机薄膜层在SiLK刻蚀过程中起到和光刻胶类似作用。SiLK和氧化硅刻蚀选择比能够高达40:1。”
　　问题在于有些材料既不是有机物也不是无机物，而是介于二者之间。“现在，你需要部分和有机/无机混合物或类OSG材料相比，刻蚀速度更慢物质。”Mills说。“处理措施有三种。第一个方法是在刻蚀时采取多层堆叠硬掩膜技术，硬掩膜能够是有机、无机甚至是金属层。因为金属材料化学性质和无机材料和有机材料完全不一样，所以可能找到适宜化学反应满足选择比要求。材料关键有三种：有机、无机或金属。最好不要采取复合材料或混合物作为掩膜层。”
　　“第二种方法是在顶部增加一层、两层甚至是三层硬掩膜层。刻蚀不一样纵宽比结构（比如沟道、via等）时，因为各层材料堆叠在一起，所以总有和欲刻蚀材料化学性质完全不一样一层材料暴露在外面。”UMC，IBM和部分其它企业采取增加薄金属层比如钛或钛化物方法，不然一些刻蚀工艺将缺乏必需选择比。
　　第三种方法是NEC为130nm和90nm技术提出单嵌入式工艺，她们采取先刻蚀via然后再刻蚀沟道方法。该技术能够达成线宽分布均匀性要求。不过，从成本角度来看，这只是一个折中方案。
　　当电介质由有机和无机材料组成（比如OSG材料）时，情况变得愈加复杂。尽管碳含量增加会降低介电常数，不过同时也会对电介质/光刻胶之间刻蚀选择比造成严重影响。令人感爱好是，另外一个降低k值措施（增加孔洞或空气）却能改善刻蚀选择比。刻蚀多孔氧化硅时，能够采取光刻胶进行图形定义并作为刻蚀掩膜层。氧化硅/光刻胶刻蚀速度比为20:1，而多孔氧化硅能够使刻蚀速度加紧2~3倍，所以多孔氧化硅和光刻胶选择比能够高达40:1或60:1。也就是说，只需提升无机或有机材料多孔程度就能够显著提升其相对于掩膜层刻蚀速度。当然，只有当材料组成发生改变、性质和光刻胶或掩膜层材料靠近时才会出现以上问题。
　　另外一个严重问题是刻蚀对材料损伤，有时这种损伤在SEM下甚至根本就看不见。“对于密度较高氧化硅、FSG来说，刻蚀只是去除了表面上材料，不会对内部结结组成损伤。”Mills说。“不过，当你对含有不一样化学性质结构或材料进行刻蚀时，极难找到适宜化学反应使全部层刻蚀速度全部保持一致。对于同时含有有机和无机功效或组成混合材料来说，最好能够找到适宜刻蚀气体，使刻蚀过程中对Si-键和C-键攻击速度和它们在ILD材料中浓度成百分比。不幸是，实际上极难使这两种反应按摄影同速度进行。更严重问题是在进行下一步湿法清洗或阻障层（barrier）沉积工艺之前，你不知道会造成多么严重损伤。所以，当发觉清洗或barrier沉积问题时，有时其原因要追溯到好几步之前刻蚀工艺。”
　　有时，你甚至会发觉OSG刻蚀结构很完美，不过清洗后CD改变50%情况。对于barrier沉积工艺来说，刻蚀工艺形成侧壁表面结构能够带来两种截然不一样效果：可能很幸运，可能是一场噩梦。假如其表面结构平整连续，而且没有断痕或倒置侧壁斜面结构，barrier沉积工艺窗口就很大。对于氧化硅或FSG双嵌入式结构来说，这是很正常情况，因为刻蚀选择比很高。“我们正在研究怎样避免侧壁表面结构上所谓“veiling”、“bat wings”和微观沟道等缺点。barrier沉积和ECD工程师很害怕这些问题。”Mills说，“低密度结构侧壁表面含有1nm、2nm和4nm等差异（不均匀性），这也会对barrier工艺造成挑战。”
　　“没有些人能同时处理全部问题。我们必需依据对应材料进行尤其选择和处理。”Tegal企业市场部总监John Almerico说，“我们在铁电材料刻蚀方面含有丰富经验，所以
　　在高k领域我们含有一定技术优势。钝化层（passivation）刻蚀是我们另一专长，对这些非关键层电介质我们能够采取很成熟技术进行刻蚀，所以含有显著成本优势。另外，我们很关注将电介质材料用作硬掩膜层发展趋势，这是一个很新领域。”
　　刻蚀工艺改变和转折
　　伴随半导体向193nm光刻发展，电介质刻蚀也面临着新转折。Lam Research企业电介质刻蚀产品部副总裁Jeff Mark介绍说，这一转折发生在逻辑器件和存放器90nm开发和130nm大批量生产阶段，并促进了存放器生产向110nm技术前进。
　　前段（FEOL）挑战关键在于刻蚀纵宽比增大，尤其是DRAM电容器结构。当半导体技术从110nm转移到90nm时，极难刻蚀出那么深（>2.5um）结构，同时还保持光刻胶完整性和选择比，并取得预期刻蚀结构和性能。大家正在寻求多种替换技术比如牺牲掩膜层技术（包含多晶硅或多层抗刻蚀掩膜层）以突破这些限制。后段关键挑战则在于多种低k材料应用。半导体正在向碳掺杂氧化硅、OSG等材料发展，其中有些使用了有机低k材料。
　　193nm光刻胶工艺窗口和使用条件显著比248nm光刻胶愈加苛刻。193nm光刻胶必需很薄。“我们怎样才能做到高选择比，刻蚀出又深又小特征结构，同时确保孔洞或线条边缘表面平整性呢？”Marks问道。“你必需确保线条或孔洞边缘没有皱纹等缺点。不过你所使用光刻胶比以前愈加轻易受到损伤，对离子轰击也愈加敏感。”
　　Lam对双频率等离子体进行了优化，从而能够调整离子能量和尽可能减小对光刻胶损伤。“我们还对反应器内气体反应和操作方法进行了深入研究，改善了光刻胶选择性。”Marks说。“尽可能避免多层光刻胶或多晶硅硬掩膜使用能够大大节省成本。我们能够利用很薄193nm光刻胶刻蚀出很深结构，在有些情况下甚至能够取消多层硬掩膜使用。”经典多层光刻胶（MLR）结构由很薄一层193nm光刻胶、OSG或其它电介层和一层厚光刻胶组成。最上层193nm光刻胶用于定义图形，然后将图形转移到下面氧化硅和厚光刻胶层作为最终刻蚀用掩膜层。
　　在后段，为了缩短工艺周期和降低成本，原位（in situ）处理概念正被越来越多人所接收。“大家期望能够在同一反应器中对多层薄膜进行处理，而且避免记忆效应影响下一层材料刻蚀。”Marks说。“有些65nm或45nm刻蚀方案很繁琐，需要在10个不一样反应器中进行10层不一样刻蚀步骤，这不太现实。我们发觉限制等离子体空间分布能够尽可能减小记忆效应，双频结构则能够对聚合物进行有效处理，从而实现一些薄膜层原位处理。”
　　刻蚀过程中，会在低k材料表面形成一层保护性阻隔层。“我们需要保留这层阻隔层，不过同时又要尽可能降低反应器内氟含量。”Marks说。“有好多个原位处理方法可供选择：你能够先对晶片进行刻蚀，然后清理反应器中残留聚合物，最终进行光刻胶去除。不过，因为晶片仍然在反应器中未取出来，所以清理反应器中残留聚合物同时也会去除晶片上保护性阻隔层。另外一个方法是尽可能降低反应器内部聚合物沉积量。当你用氧等离子体或氢等离子体进行光刻胶去除同时也就完成了反应器中残留聚合物清理，使保护性阻隔层能够保持较长时间，尽可能减小对刻蚀材料损伤程度。”
　　保持生产过程中CD控制也开始成为问题。过去，CD控制曾经是栅极刻蚀一个难题，现在电介质刻蚀也开始出现一样问题。“我们必需仔细监控后段双嵌入式结构CD控制和前段栅极CD控制。很多器件制造商仍然使用电介质刻蚀设备进行栅极硬掩膜层刻蚀，此时CD控制应该愈加严格。只要看一下接触孔密度有多高，你就知道CD控制应该有多严格，不然一定会出现问题。
　　到90nm和65nm工艺时，CD变动范围要求必需控制在多个纳米之内。“晶片内部、晶片之间和不一样反应器之间CD反复性必需小于5nm。”Marks说。“保持CD高度可重现性是很必需。为了做到这一点，唯一措施是我们能够灵活控制工艺条件，实现对晶片范围内CD实时调整。有时，光刻结果并不是很好，这就要求我们能够在刻蚀工艺过程中对CD变动进行对应赔偿。”
　　Tokyo Electron Ltd.企业BEOL产品市场部经理Eric Lee说：“刻蚀是最终一步工艺。当光刻结果不符合规格时，下面刻蚀工艺必需能够提供处理方案，使最终刻蚀结果能够达成设计预想结果。要做到这一点必需要有扎实深入R&D，尤其是采取浸入式光刻系统时。”Lee认为高密度等离子体对后段刻蚀相当有害。现在，几乎全部制造商采取全部是中密度等离子体刻蚀设备。她说：“几乎每个人全部在尝试采取最少两个以上电源控制和低电子温度化学反应，降低等离子体造成损伤。”
　　测量方面难题
　　Philips AMS企业首席技术官Michael Gostein认为刻蚀测量方面难题关键是因为线宽不停缩小和纵宽比不停加大引发。“大家期望能够控制横截面结构等参数，不过采取现有技术时，即使是线宽和深度等基础参数全部极难得到正确数值。伴随工艺进步和要求提升，CD-SEM、光学测量设备和AFM全部面临着困难和问题。我们对高纵宽比（>10:1）、窄线宽结构深度测量很感爱好。半导体业很注意和重视深度测量替换技术（可能是声波技术）。”
　　Therma-Wave企业CTO Jon Opsal认为Footing和Undercut（底切）是电介质刻蚀过程中两大关键问题。“工艺工程师很想知道‘刻蚀是不是够充足？’或‘是否侵蚀了不期望被刻蚀部分？’。底切问题是很多工程师全部会碰到关键问题之一，她们期望能够对底切程度进行有效测量。”
　　刻蚀后结构测量难点不只是厚度测量，还包含形状、线宽和侧壁角度。“我们难题在于测量规格要求变得越来越大和严格。”Opsal说。“比如，90nm工艺时我们面正确最小尺寸实际上只有60~70nm。65nm工艺则为40nm，32nm工艺尺寸更小，而到了20nm，需要达成测量精度只有零点多个纳米。”