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MAXPLASSII使用方法 FPGA CPLD 四位频率计设计

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24

个人收集整理 勿做商业用途
实验五 用原理图法设计四位十进制频率计
待测频率输入口

计数模块0
控制模块
原理图总览（顶层电路）
数码管译码
数码管译码
数码管译码
数码管译码
外部时钟输入
数据锁存
数据锁存
数码管输出
计数模块1

模块预览（底层电路）

控制模块内部
内部

4-16 译码器 低有效
16进制计数器

注意此点接VCC
计数模块内部

NOW！Begin our design .。。。。..
思路:底层电路设计》》》》建立模块》》》》顶层电路设计》》》..。。。

1. 建立新文件夹 本实验命名为 f_test

注意：路径名及文件名不能含有中文
2. 打开软件 新建 原理图文档
2。1 建立 第一个模块电路(控制模块电路）本讲稿为控制模块电路起名为tf_ctro （原理图可见附件）

建好后 画电路图

画好后 与工程建立连接 如下图：

再编译

编译成功后 将模块封装 如下图：

到此 完成了第一个模块的制作。。。。.

接下来制作第二个模块（计数器模块）（原理图可见附件）
。.。。。。.

本讲稿将其起名为 conter8
上次做的电路
注意：文件路径为原路径

再画电路图模块二 如下：

然后指向工程 编译！!！

编译成功后 将模块封装 如下图：

到此 完成了第二个模块的制作....。

接着..。..。..。.。..。..。。.。
画顶层文件（原理图可见附件）。.。。。。...。。。.。。。.。.。。。..

文件路径为原路径
上次做的2个电路

画顶层电路图
本讲稿将顶层文件起名为f_test_4
以下图 显示了 怎样调用之前建好的模块。。。。。.。。。.。。..。

之前建立的模块可以当成一个元件使用了！！！
双击空白区域出现元件库

画好全部原理图。.。。。......。.。.。。

然后指向工程

编译！！！

编译没有错误后 建立仿真波形文件

后保存

之后 为了后面调试 进行以下操作

加入仿真节点

选择要观察de引脚.。。。.本讲稿观察 fin(I) clk（I)
q［15.。12](B） q［11。。8］（B) q［7。。4](B） q[3..0］(B)

You can also choose any other pins you like。...。

之后设置仿真总时间。。..注意仿真时间不能太长。.。 本实验设置为256us。。。.。

之后。。.。。.
变黑表示选中
单击 fin 整行变黑。。。。。

之后 写入周期脉冲 本讲稿设置周期为10ns

效果.。.。。

同样的方法设置好clk 本讲稿设置为4320ns （4。32us）

仿真

仿真完成后 打开仿真文件

仿真波形如图

观察波形时可以用放大缩小镜 放大缩小 波形 下图是将波形缩小的演示
从下到上显示 3 4 5 6 完成了波形仿真。。..。

到此为止，本实验结束了。..。。。...
本实验主要练习..。..。.。
软件应用 、原理图的设计方法 、仿真流程 。。.....

注：模块原理图、顶层原理图、仿真波形图 见附件