Quartus-II软件使用教程.ppt

2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程Vincent SongQ2 2008Cytech-XA 2008 Cytech Technology Ltd.,ConStructured ASIC-HardCopy II&HardCopy Stratix nHigh&medium density FPGAs-Stratix III,Stratix II&StratixnLow-cost FPGAs-Cyclone III,Cyclone II&CyclonenFPGAs w/clock data recovery-Stratix II GX&StratixnLow-cost 90-nm FPGAs for PCI Express,Gigabit Ethernet,and Serial RapidIO up to 2.5 Gbps-Arria GX CPLDs-MAX II,MAX 7000&MAX 3000nConfiguration devices-Serial(EPCS)&enhanced(EPC)Programmable Logic FamiliesProgrammable Logic Families2 2008 Cytech Technology Ltd.,CoQuartusIIQuartusII软件发布软件发布软件发布软件发布RoadMapRoadMapQ4Q1Q2Q3Q420066.1Windows 2000Windows XP(32-bit&64-bit)Red Hat Enterprise 3(32/64-bit)LinuxSunWindowsQ17.0Q22007Q3Q4Q12008Red Hat Enterprise 4(32/64-bit)Suse Server 9(32/64-bit)7.17.28.08.19.0 Solaris 8/9(32-bit&63-bit)2009Red Hat Enterprise 5NewWindows Vista3 2008 Cytech Technology Ltd.,ConMulti-processor cores now mainstream-Benefit faster compile timesn64-Bit O/S moving mainstream-Benefit access to more than 2 GB of memory从从从从QII 6.1QII 6.1开始支持多核处理器和开始支持多核处理器和开始支持多核处理器和开始支持多核处理器和6464位位位位OSOS4 2008 Cytech Technology Ltd.,CoQuartus IIQuartus II开发环境开发环境开发环境开发环境资源管理窗资源管理窗信息显示窗信息显示窗编辑状态编辑状态显示窗显示窗工程工作区工程工作区工具栏工具栏5 2008 Cytech Technology Ltd.,Co主要快捷键主要快捷键主要快捷键主要快捷键Compilation reportChip Planner(Floorplan&Chip Editor)Execution controlsAssignment EditorSettingsPin PlannerProgrammerTo open step by step compilation flow:1.Tools Customize Toolbars2.Select“Processing”Check Box6 2008 Cytech Technology Ltd.,CoAgendaAgendan设计流程概要n建立工程n设计输入n编译n综合n使用Synplify Pro做综合n布局布线nAssignment Editorn管脚分配n仿真n器件编程n时序约束nSignalTap II 逻辑分析仪7 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程设计流程概要 2008 Cytech Technology Ltd.,CoTypical PLD Design FlowSynthesis -Translate design into device specific primitives -Optimization to meet required area&performance constraints -Quartus II,Precision Synthesis,Synplify/Synplify Pro,Design Compiler FPGADesign SpecificationPlace&route -Map primitives to specific locations inside Target technology with reference to area&performance constraints -Specify routing resources to be usedDesign entry/RTL coding -Behavioral or structural description of designRTL simulation -Functional simulation(ModelSim,Quartus II)-Verify logic model&data flow (no timing delays)LEM512M4KI/O9 2008 Cytech Technology Ltd.,CoTypical PLD Design FlowTiming analysis -Verify performance specifications were met -Static timing analysisGate level simulation -Timing simulation -Verify design will work in target technology PC board simulation&test -Simulate board design -Program&test device on board -Use SignalTap II for debuggingtclk10 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程建立工程 2008 Cytech Technology Ltd.,Co设计新工程使用设计新工程使用设计新工程使用设计新工程使用New Project WizardNew Project Wizard比较方便比较方便比较方便比较方便工程名可以使用任何名字，工程名可以使用任何名字，建议使用和顶层设计名相建议使用和顶层设计名相同的名字同的名字 选择工程的路径选择工程的路径顶层顶层Entity名称，必须符合名称，必须符合TOP文件中定义的文件中定义的module名称名称File menu新工程使用现有工程的新工程使用现有工程的设置设置12 2008 Cytech Technology Ltd.,CoAdd design filesGraphic(.BDF,.GDF)AHDLVHDLVerilogEDIFVQMAdd user library pathnamesUser libraries MegaCore/AMPPSM librariesPre-compiled VHDL packages添加源文件（这一步骤可以跳过）添加源文件（这一步骤可以跳过）添加源文件（这一步骤可以跳过）添加源文件（这一步骤可以跳过）13 2008 Cytech Technology Ltd.,Co如果跳过新建向导的如果跳过新建向导的如果跳过新建向导的如果跳过新建向导的Add FileAdd File，可以在工程生产完毕之后，可以在工程生产完毕之后，可以在工程生产完毕之后，可以在工程生产完毕之后，在导航界面的在导航界面的在导航界面的在导航界面的FileFile下点击下点击下点击下点击“Device Design Files”Device Design Files”，右键弹出，右键弹出，右键弹出，右键弹出菜单选择菜单选择菜单选择菜单选择“Add/Remove Files in Project”Add/Remove Files in Project”14 2008 Cytech Technology Ltd.,CoPackage可以选择器件的封可以选择器件的封装，装，Pin count可以选择器可以选择器件的引脚数，件的引脚数，Speed grade 可以选择器件的速度等级，可以选择器件的速度等级，这些选项可以缩小可用器件这些选项可以缩小可用器件列表的范围，以便快速找到列表的范围，以便快速找到需要的目标器件。需要的目标器件。选择器件系列选择器件系列选择器件选择器件选择器件选择器件15 2008 Cytech Technology Ltd.,Co选择综合、仿真、时选择综合、仿真、时序分析等第三方工具序分析等第三方工具 EDA EDA 工具设置工具设置工具设置工具设置16 2008 Cytech Technology Ltd.,Co确认全部参数设置，确认全部参数设置，若无误则单击若无误则单击Finish按钮，完成工程的创按钮，完成工程的创建；若有误，可单击建；若有误，可单击Back按钮返回，重新按钮返回，重新设置。设置。完成完成完成完成!17 2008 Cytech Technology Ltd.,Co工程管理工程管理工程管理工程管理n工程打包-生成.qar文件n工程复制Copy ProjectArchive Project18 2008 Cytech Technology Ltd.,Co版本管理版本管理版本管理版本管理n通过菜单Project-Revisions打开版本管理窗口，可以在原工程的基础上建立多个版本，并且可以比较，方便设计。n注意：不同的版本只能对约束做更改，如果更改原设计，则所有版本均会更改。19 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程设计输入 2008 Cytech Technology Ltd.,Co新建一个设计文件新建一个设计文件新建一个设计文件新建一个设计文件选择要创建的文件选择要创建的文件类型类型21 2008 Cytech Technology Ltd.,CoQII7.1QII7.1文本编辑器文本编辑器文本编辑器文本编辑器列对齐显示标记列对齐显示标记行对齐显示标记行对齐显示标记独立独立/整合窗口切换整合窗口切换“Alt”键实现列操作的键实现列操作的切换切换插入代码模版插入代码模版22 2008 Cytech Technology Ltd.,Co使用使用使用使用MegaWizardMegaWizard Plug-in Manager Plug-in Manager调用宏功能模块调用宏功能模块调用宏功能模块调用宏功能模块可以创建一个新的可以创建一个新的IP文件，也可以编文件，也可以编辑已有的辑已有的IP文件，或者拷贝已创建的文件，或者拷贝已创建的文件。文件。Tools MegaWizard Plug-In Manager语言和文件名语言和文件名选择选择megafunction 或或IP23 2008 Cytech Technology Ltd.,CoMegaWizardMegaWizard示例示例示例示例察看本机和互联网上帮助察看本机和互联网上帮助文档文档资源利用情况资源利用情况用户设置用户设置24 2008 Cytech Technology Ltd.,CoMegaWizardMegaWizard示例示例示例示例n默认默认-HDL 源文件源文件-symbol文件文件(.bsf)n可选可选-器件声明文件器件声明文件(.cmp)-例化模型文件例化模型文件(_int.v)-黑盒子文件黑盒子文件(_bb.v)-示例波形示例波形(.html)25 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程编译 2008 Cytech Technology Ltd.,CoQusrtusQusrtus II II全编译流程全编译流程全编译流程全编译流程Design FilesAnalysis&ElaborationSynthesis FitterConstraints&SettingsConstraints&SettingsFunctional SimulationGate-Level SimulationEDA Netlist WriterFunctional NetlistPost-Fit Simulation Files(.vho/.vo)Programming&Configuration files(.sof/.pof)TimeQuest Timing AnalysisAssembler*This is the typical flow.Other module executables will be added if additional software features are enabled.27 2008 Cytech Technology Ltd.,CoProcessingProcessing选项选项选项选项nStart Compilation Performs full compilationnStart Analysis&Elaboration Checks syntax&builds database only Performs initial synthesisnStart Analysis&Synthesis Synthesizes&optimizes codenStart Fitter Places&routes design Generates output netlistsnStart Assembler Generate programming filesnStart TimeQuest Timing AnalyzernStart I/O Assignment AnalysisnStart Design Assistant28 2008 Cytech Technology Ltd.,CoStatus&Message WindowsStatus&Message WindowsnAnalysis&Synthesis完成综合的功能 nFitter是对设计进行布局布线 nAssembler为编程或配置目标器件建立一个或多个编程文件，包括.sof和.pof。nTiming Analyzer作为全编译的一部分自动运行，它观察和报告时序信息，例如:：建立时间、保持时间、时钟至输出延时、引脚至引脚延时、最大时钟频率、延缓时间以及设计的其它时序特性。29 2008 Cytech Technology Ltd.,Co编译报告编译报告编译报告编译报告-资源报告资源报告资源报告资源报告资源报告资源报告资源的详细信息资源的详细信息30 2008 Cytech Technology Ltd.,Co编译报告编译报告编译报告编译报告-时序报告时序报告时序报告时序报告n时序报告中按时序要求由差至好排列n报告中首列一般为Slack值nSlack=Largest Required Time-Longest Actual Time-Slack为正值，表示符合时序要求，显示为黑色-Slack为负值，表示不符合时序要求，显示为红色31 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程综合 2008 Cytech Technology Ltd.,Co与与与与SynthesisSynthesis相关的设置相关的设置相关的设置相关的设置(1)(1)n 如果选中，可以减少工程的编译时间。比如在工程中没有改动源代码而只是对约束进行了修改，使用了Smart Compilation 选项，则进行全编译（按钮）过程中，软件会自动跳过“Analysis&Synthesis”步骤。n QII默认设置为关闭，建议打开。默认设置为关闭，建议打开。33 2008 Cytech Technology Ltd.,Co与与与与SynthesisSynthesis相关的设置相关的设置相关的设置相关的设置(2)(2)n 优化目标：速度，面积和平衡，默认设置为平衡n 一般是优化工程设计的第一步34 2008 Cytech Technology Ltd.,Co第三方综合器第三方综合器第三方综合器第三方综合器SynplifySynplify Pro Pro嵌入嵌入嵌入嵌入(1)(1)Step1:Tools菜单Options-General-EDA Tool Options指定SynplifyPro的安装路径，选中”Enable NativeLink for Synplify/Synplify Pro with a node-locked license“。如果不选，QII是无法直接调用Synplify进行综合的。35 2008 Cytech Technology Ltd.,Co第三方综合器第三方综合器第三方综合器第三方综合器SynplifySynplify Pro Pro嵌入嵌入嵌入嵌入(2)(2)Step2:-如果是新建工程，需要在EDA Tool Settings中设置，并选中“Run this tool antomatically to synthesize the current design”-如果是现有工程，Settins-EDA Tool Settings同样设置36 2008 Cytech Technology Ltd.,Co第三方综合器第三方综合器第三方综合器第三方综合器SynplifySynplify Pro Pro嵌入嵌入嵌入嵌入(3)(3)-如果使用IPcore，QII导航界面可以看到的是IPcore生成的.v文件，这样是无法进行直接调用SynplifyPro的，软件会报错-只需要将ufm1.v文件删除，用ufm1_bb.v文件替代，就可以直接调用Synplify Pro-QII会自动在工程目录下生成synplify_xxx_work目录，目录下有供Synplify Pro可以直接打开的工程文件37 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程使用Synplify Pro做综合 2008 Cytech Technology Ltd.,Co使用使用使用使用SynplifySynplify Pro Pro做综合做综合做综合做综合n通常我们综合时，使用的是Quartus II自带的综合工具，实际工作中，许多设计人员都习惯于使用专业综合工具Synplify Pro。n正常情况下，正版的Quartus II和Synplify Pro可以实现无缝链接，过程同ISE差不多。但是大多数用户使用时，Quartus II直接调用Synplify Pro往往是有问题的，因此我们最好将两者分离开来操作。39 2008 Cytech Technology Ltd.,Co在在在在SynplifySynplify Pro Pro下建立工程下建立工程下建立工程下建立工程 选择File-New Project或者在工程管理窗口中右键选【New Project】40 2008 Cytech Technology Ltd.,Co添加源文件添加源文件添加源文件添加源文件 41 2008 Cytech Technology Ltd.,Co添加源文件时注意：添加源文件时注意：添加源文件时注意：添加源文件时注意：如果调用的是Quartus软件中生成的IP模块，则只需要加入_bb.v的黑盒文件（bb.v文件是使用MegaWizard向导产生的）顶层文件要放在文件结构树的最下面或者是最后一个加到工程里面。42 2008 Cytech Technology Ltd.,Co设置工程属性设置工程属性设置工程属性设置工程属性 双击一个实现确认生成的VQM网表设置对应的Quartus II版本43 2008 Cytech Technology Ltd.,Co综合设计综合设计综合设计综合设计 点击Run，对源文件进行综合 信息栏将显示警告或者错误文件列表可以看到生成的vqm网表44 2008 Cytech Technology Ltd.,Co调用调用调用调用QuartusQuartus II II编译工程编译工程编译工程编译工程 需要注意的是，在Synplify Pro工程下用到的IP模块调用的是_bb.v的文件，但进入到Quartus中则需要的是由MegaWizard向导生成的.v文件，所以最好让Quartus工程文件与IP生成的.v文件放在同一个目录下。选择直接调用Quartus编译或是在后台编译45 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程布局布线 2008 Cytech Technology Ltd.,Co与与与与FitterFitter相关的设置相关的设置相关的设置相关的设置(1)(1)-Standard Fit编译效果最好，时间最长-Fast Fit编译时间减少50%，牺牲Fmax作代价-Auto Fit一旦满足时序要求，QII会停止优化，从而节省编译时间-One fitting attempt（不同的种子导致编译结果小幅度变动，波动范围在（不同的种子导致编译结果小幅度变动，波动范围在5%）47 2008 Cytech Technology Ltd.,Co与与与与FitterFitter相关的设置相关的设置相关的设置相关的设置(2)(2)n默认情况下为默认情况下为“IO to register and min Tco”-表示以IO到寄存器的Th约束、从寄存器到IO的最小Tco约束和从IO或寄存器到IO或寄存器的最小TPD约束为优化目标n设置为设置为“All Paths”-除了IO路径和最小TPD路径为优化目标外，增加了寄存器到寄存器的时序约束优化 -尽可能的使用同步设计以避免时序问题n对于时序报告中对于时序报告中Hold 时间的不满足，可以尝试设置时间的不满足，可以尝试设置“All Paths”48 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程Assignment Editor 2008 Cytech Technology Ltd.,CoAssignment Editor(AE)Assignment Editor(AE)n选择菜单AssignmentsAssigment Editor或者直接点击按钮n通过AE生成的各种约束都会保存在.QSF文件中50 2008 Cytech Technology Ltd.,CoUsing AE Using AE Category下拉选择，一般常用的是Pin,Timing和Logic Options，可以分别独立设置51 2008 Cytech Technology Ltd.,Co编辑多个约束编辑多个约束编辑多个约束编辑多个约束nUse Edit bar,auto-fill,copy&paste鼠标选择多个需改动的约束，在Edit Bar中下拉或直接复制粘贴选择新的约束。当Edit Bar中的“”变成灰色表示修改成功52 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程管脚分配 2008 Cytech Technology Ltd.,CoPinPin的约束的约束的约束的约束(1)(1)n一个新建Project是没有约束的，AE显示为空n如果在没有约束的情况下直接编译Project，QII会自动分配引脚，显示在编译报告中(Compilation Report-Fitter-Resource Section-Input Pins,Output Pins or Bidir Pins)54 2008 Cytech Technology Ltd.,CoPinPin的约束的约束的约束的约束(2 2)n如果需要手工输入Pin约束，除直接编辑QSF文件之外，还有两种相对来说比较方便的方法n方法一：反标约束，让QII自动生成约束反标时只选择“Pin&device assignments”，AE立刻显示反标过的Pin约束55 2008 Cytech Technology Ltd.,CoPinPin的约束的约束的约束的约束(3 3)n方法二：Pin Planner图形化操作直接拖动引脚到约束的位置上56 2008 Cytech Technology Ltd.,CoPinPin的约束的约束的约束的约束(4)(4)n需要注意的是，在反标FPGA时会多出两三个信号，这与FPGA的配置模式有关。为避免麻烦，建议直接删除在Category下拉选择Pin，直接修改Location栏下的Pin值就可以了。比如新约束为A22，点击“PIN_A18”，手工敲入“A22”即可57 2008 Cytech Technology Ltd.,CoPinPin的约束的约束的约束的约束(5 5)n如果先前已有.QSF文件，可以直接导入新的Project中，AE立刻显示新的约束选择需导入的文件选择需导入的约束类型58 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程仿真 2008 Cytech Technology Ltd.,Co建立仿真文件建立仿真文件建立仿真文件建立仿真文件选择File菜单下的New-Other Files-Vector Waveform File 双击空白处60 2008 Cytech Technology Ltd.,Co编辑波形编辑波形编辑波形编辑波形选择“Radix”下拉框实现进制的转换。通过选择“Value”或者点左边的快捷键给信号赋值61 2008 Cytech Technology Ltd.,Co用用用用QuartusQuartus II II进行功能进行功能进行功能进行功能/时序仿真时序仿真时序仿真时序仿真n从Processing菜单打开simulation tools 选择做功能仿真还是时序仿真选择激励文件缺省情况下，QII产生的是timing netlist，因此在做功能仿真前，需要先生成功能仿真网表文件62 2008 Cytech Technology Ltd.,Co调用调用调用调用ModelSimModelSim-SE-SE进行功能进行功能进行功能进行功能/时序仿真时序仿真时序仿真时序仿真1、选择Tools-Options，点击【General】/【EDA Tool Options】，设置ModelSim执行文件的安装路径（Synplify Pro也在此设置）。63 2008 Cytech Technology Ltd.,Co2、选择EDA Tools Settings下的Simulation栏，设置仿真工具。选择仿真工具设置生成的仿真文件的语言和所存的路径 64 2008 Cytech Technology Ltd.,Co3、重点，设置TestBench！填入Test bench文件名、顶层模块名和例化元件的名称 设置Test bench文件的位置 65 2008 Cytech Technology Ltd.,Con点击 “Start Compilation”按钮编译工程，完成之后在当前的工程目录下可以看到一个名为“Simulation”的新文件夹，下面的“ModelSim”文件夹下包括仿真需要的.vo网表文件和包含延迟信息的.sdo文件。n如果之前在“Settings EDA Tools Setting Simulation”出现的设置栏中选中了“Run this tool automatically after compilation”，编译完成后Quartus会自动调用ModelSim进行门级时序仿真。n如果没选，则选择菜单Tools EDA Simulation Tool Run EDA Gate Level Simulation，Quartus便会调用ModelSim进行门级时序仿真。n选择Run EDA RTL Simulation则进行行为级仿真。n用户也可以单独在ModelSim中通过【Tools】/【Execute Macro】运行Quartus II自动生成的*_run_msim_gate_verilog.do文件进行时序仿真或者*_run_msim_rtl_verilog.do文件进行功能仿真。4、运行仿真、运行仿真66 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程器件编程 2008 Cytech Technology Ltd.,Co器件编程器件编程器件编程器件编程nAlrera编程器硬件包括MasterBlaster、ByteBlasterMV、ByteBlaster II、USB-Blaster和Ethernet Blaster下载电缆，或 Altera 编程单元(APU)。nQuartus II软件编程器具有四种编程模式：-被动串行模式（Passive Serial mode）;-JTAG模式；-主动串行编程模式（Active Serial Programming mode）；-套接字内编程模式（In-Socket Programming mode）。68 2008 Cytech Technology Ltd.,Co打开编程器窗口打开编程器窗口打开编程器窗口打开编程器窗口 选择Tools-Programmer或者单击快捷图标 ，打开编程器窗口 注意一定要在注意一定要在Currently selected hardware框中出现所选的硬件，框中出现所选的硬件，才表示设置成功才表示设置成功 69 2008 Cytech Technology Ltd.,Co设置编程选项设置编程选项设置编程选项设置编程选项 自动检测器件添加编程文件手动添加器件选择编程模式添加sof文件，Mode栏选择Jtag，是对FPGA编程，因此编程选项中只有Program/Configure项可选。添加pof文件，Mode栏选择Passive serial（被动串行，对应EPC配置器件）或者Active Serial Programming（主动串行，对应EPCS配置器件），由于是对配置器件编程，因此编程选项中可以选择多种操作，如Program/Configure、Verify、Blank-Check、Examine。点击Start按钮 进度条显示编程进度，100%时提示编程完毕 70 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程时序约束 2008 Cytech Technology Ltd.,Co时序约束设置时钟频率设置时序约束设置时钟频率设置时序约束设置时钟频率设置时序约束设置时钟频率设置单时钟设计中的全局时钟约束多时钟设计中的全局时钟约束-如果设计中的时钟都由PLL产生，QII会自动约束约束时序参数72 2008 Cytech Technology Ltd.,Co时序分析及优化时序分析及优化时序分析及优化时序分析及优化-最基本的方法最基本的方法最基本的方法最基本的方法n时序优化(Fmax优化)最根本、最有效的方式还是对设计代码的优化n常用几种速度优化的技巧(Coding Style):-增加流水级 -组合逻辑平衡 -复制高扇出结点 -用户状态机设计 -模块边界输入输出寄存nQII软件也为工程师提供了很多方便设计优化的选项73 2008 Cytech Technology Ltd.,Co时序分析及优化时序分析及优化时序分析及优化时序分析及优化-优化首选及保持时间优化优化首选及保持时间优化优化首选及保持时间优化优化首选及保持时间优化n通过时序分析报告发现时序存在的问题 -结合List Path和Locate功能n不可以把所有优化选项一起加上，需要对症下药n首选第一步是设置综合优化选项，选择优化目标的优先原则n对于保持时间告警的尝试解决，设置保持时间的优化选项74 2008 Cytech Technology Ltd.,CoQuartus II 软件使用教程软件使用教程SignalTap II 逻辑分析仪 2008 Cytech Technology Ltd.,CoSignalTapSignalTap II II如何工作如何工作如何工作如何工作?1.配置ELA2.将ELA和原有设计一起 下载到FPGA中3.启动 ELA4.定义触发条件5.采样，并将数据存储到FPGA内部剩余RAM中6.通过JTAG口将采样数据传递给Quartus II软件76 2008 Cytech Technology Ltd.,Co特性特性特性特性FeatureBenefit支持多个SignalTap II 核支持在单个芯片中同时存在多个不同时钟域或者不同功能模块的逻辑分析仪IP函数支持采样时钟超过200MHz使用户可以实时观察信号支持增量编译允许用户添加/编辑逻辑分析仪的属性，而不影响现有设计的布局布线最大1024个数据通道/每个通道最大128K采样点允许用户观察大量大量的采样数据最大10级触发条件为设置复杂的触发条件提供了足够的灵活性 支持外部触发允许用户用外部信号触发逻辑分析仪或者输出一个触发信号支持基本或高级触发功能支持信号电平、固定值、复杂算数逻辑或者状态机多种触发模式支持多种文件格式存储数据使得采样数据可以被第三方验证工具读入、显示和分析 77 2008 Cytech Technology Ltd.,Co1)1)创建一个新的创建一个新的创建一个新的创建一个新的 .STP.STP 文件文件文件文件n方法1-选择菜单Tools SignalTap II Embedded Logic Analyzern方法2-选择菜单File Newn默认文件名为 stp1.stp78 2008 Cytech Technology Ltd.,Co.STP.STP 文件的界面文件的界面文件的界面文件的界面采样信号配置采样信号配置JTAG 链配置链配置节点列表节点列表实体管理实体管理设计层次设计层次存储日志存储日志(记录采样设置和记录采样设置和结果结果)79 2008 Cytech Technology Ltd.,Co实体管理实体管理实体管理实体管理n增加/删除.STP文件中的实体模块n切换对哪个实体进行操作n显示ELA占用的资源n运行和控制实体80 2008 Cytech Technology Ltd.,Co设置采样时钟设置采样时钟设置采样时钟设置采样时钟nAltera推荐使用全局时钟，而不要使用门控时钟 n在每个采样时钟上升沿将被测信号存储到缓存 n如果没有分配采样时钟，软件自动产生一个外部引脚名-auto_stp_external_clock-ELA 建议此外部信号连接到专用时钟脚上(用Pin Planner分配)81 2008 Cytech Technology Ltd.,Co指定采样深度和指定采样深度和指定采样深度和指定采样深度和RAMRAM类型类型类型类型n采样深度-设置每个信号的采样点数-0 to 128K 采样深度nSignalTap II所能显示的被测信号波形的时间长度为Tx，计算公式如下：-Tx=NTs-N为缓存中存储的采样点数，Ts为采样时钟的周期n选择RAM类型-选择适当的RAM有利于节省RAM资源82 2008 Cytech Technology Ltd.,Co数据获取模式数据获取模式数据获取模式数据获