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计算机组成原理试题及答案
一、 选择题 （每题3分，共36分）
1、下列数中最小的数是（ ）。B
A （1010010）2 B （00101000）BCD C （512）8 D（235）16
2、某机字长16位，采用定点整数表示，符号位为1位，尾数为15位，则可表示的最大正整数为（ ），最小负整数为（ ）。 A
A +（215-1），-(215-1) B +(215-1),-（216-1）
C +（214-1），-(215-1) D +(215-1), -(1-215)
3、运算器虽由许多部件组成，但核心部分是（ ） B
A 数据总线 B 算术逻辑运算单元 C 多路开关 D 累加寄存器
4、在定点运算器中，无论采用双符号位还是采用单符号位，都必须要有溢出判断电路，它一般用（ ）来实现 C
A 与非门 B 或非门 C 异或门 D 与或非门
5、立即寻址是指（ ） B
A 指令中直接给出操作数地址 B 指令中直接给出操作数
C 指令中间接给出操作数 D 指令中间接给出操作数地址
6、输入输出指令的功能是（ ） C
A 进行算术运算和逻辑运算
B 进行主存与CPU之间的数据传送
C 进行CPU与I/O设备之间的数据传送
D 改变程序执行的顺序
7、微程序控制器中，机器指令与微指令的关系是（ ） D
A 一段机器指令组成的程序可由一条微指令来执行
B 一条微指令由若干条机器指令组成
C 每一条机器指令由一条微指令来执行
D 每一条机器指令由一段用微指令编成的微程序来解释执行
8、相对指令流水线方案和多指令周期方案，单指令周期方案的资源利用率和性价比（ ） A
A 最低 B 居中 C 最高 D 都差不多
9、某一RAM芯片，其容量为1024×8位，除电源端和接地端外，连同片选和读/写信号该芯片引出腿的最小数目为（ ） B
A 23 B 20 C 17 D 19
10、在主存和CPU之间增加Cache的目的是（ ）。 C
A 扩大主存的容量 B 增加CPU中通用寄存器的数量
C 解决CPU和主存之间的速度匹配 D 代替CPU中寄存器工作
11、计算机系统的输入输出接口是（ ）之间的交接界面。 B
A CPU与存储器 B 主机与外围设备 C 存储器与外围设备
D CPU与系统总线
12、在采用DMA方式的I/O系统中，其基本思想是在（ ）之间建立直接的数据通路。B
A CPU与存储器 B 主机与外围设备 C 外设与外设 D CPU与主存
二、判断题 （每题3分，共15分）
1、两个补码相加，只有在最高位都是1时有可能产生溢出。 （ × ）
2、相对寻址方式中，操作数的有效地址等于程序计数器内容与偏移量之和 （ √ ）
3、指令是程序设计人员与计算机系统沟通的媒介，微指令是计算机指令和硬件电路建立联系的媒介。 （ √ ）
4、半导体ROM是非易失性的，断电后仍然能保持记忆。 （ √ ）
5、在统一编址方式下，CPU访问I/O端口时必须使用专用的I/O命令。 （ √ ）
三、简答题 （共29分）
1、简述浮点运算器的作用，它由哪几部分组成？ （7分）

2、计算机指令中要用到的操作数一般可以来自哪些部件？ （7分）
CPU内部的通用寄存器
外围设备中的一个寄存器
内存储器的一个存储单元
3、Cache有哪三种基本映像方式？直接映像方式的主要优缺点是什么？ （7分）

4、简述总线的串行传送、并行传送、复用传送和数据包传送四种基本信息传输方式的特点。 （8分）

四、计算题 （每题10分，共20分）
1、写出X=10111101，Y=-00101011的原码和补码表示，并用补码计算两个数的和

2、将十进制数-0.288转换成二进制数，再写出它的原码、反码、补码表示（符号位和数值位共8位）

计算机组成原理试题及答案5
一、选择题（共20分，每题1分）
1．指令系统中采用不同寻址方式的目的主要是______。
A．可降低指令译码难度；B．缩短指令字长，扩大寻址空间，提高编程灵活性；
C．实现程序控制；D．寻找操作数。
2．计算机使用总线结构的主要优点是便于实现积木化，缺点是______。
A．地址信息、数据信息和控制信息不能同时出现；B．地址信息与数据信息不能同时出现；
C．两种信息源的代码在总线中不能同时传送；D．地址信息与数据信息能同时出现。
3．一个16K×32位的存储器，其地址线和数据线的总和是______。
A．48；B．46； C．36；D．38。
4．下列叙述中______是正确的。
A．主存可由RAM和ROM组成；B．主存只能由ROM组成；
C．主存只能由RAM组成；D．主存只能由SRAM组成。
5．在三种集中式总线控制中，______方式响应时间最快。
A．链式查询；B．计数器定时查询；C．独立请求；D．以上都不是。
6．可编程的只读存储器______。
A．不一定是可改写的；B．一定是可改写的；
C．一定是不可改写的；D．以上都不对。
7．下述______种情况会提出中断请求。
A．产生存储周期“窃取”；B．在键盘输入过程中，每按一次键；
C．两数相加结果为零；D．结果溢出。
8．下列叙述中______是错误的。
A．采用微程序控制器的处理器称为微处理器；
B．在微指令编码中，编码效率最低的是直接编码方式；
C．在各种微地址形成方式中，增量计数器法需要的顺序控制字段较短；
D．以上都是错的。
9．直接寻址的无条件转移指令功能是将指令中的地址码送入______。
A．PC；B．地址寄存器；C．累加器 D．ACC。
10．响应中断请求的条件是______。
A．外设提出中断；B．外设工作完成和系统允许时；
C．外设工作完成和中断标记触发器为“1”时。 D．CPU提出中断。
11．变址寻址和基址寻址的有效地址形成方式类似，但是______。
A．变址寄存器的内容在程序执行过程中是不可变的；
B．在程序执行过程中，变址寄存器和基址寄存器和内容都可变的；
C．在程序执行过程中，基址寄存器的内容不可变，变址寄存器中的内容可变；
D．变址寄存器的内容在程序执行过程中是可变的。
12．在原码加减交替除法中，符号位单独处理，参加操作的数是______。
A．原码；B．绝对值； C．绝对值的补码；D．补码。
13．DMA方式______。
A．既然能用于高速外围设备的信息传送，也就能代替中断方式；B．不能取代中断方式；
C．也能向CPU请求中断处理数据传送；D．能取代中断方式。
14．设机器字长为32位，存储容量为16MB，若按双字编址，其寻址范围是　　　。
A．8MB；B．2M；C．4M；D．16M。
15．设变址寄存器为X，形式地址为D，某机具有先间址后变址的寻址方式，则这种寻址方式的有效地址为______。
A．EA = (X) +D；B．EA = (X) + (D)；C．EA = ((X) +D)；D．EA = X +D。
16．程序计数器PC属于______。
A．运算器；B．控制器；C．存储器；D．I/O设备。
17．计算机执行乘法指令时，由于其操作较复杂，需要更多的时间，通常采用______控制方式。
A．延长机器周期内节拍数的；B．异步；C．中央与局部控制相结合的；D．同步。
18．目前在小型和微型计算机里最普遍采用的字母与字符编码是______。
A．BCD码；B．十六进制代码；C．ASCII码；D．海明码。
19．设寄存器内容为10000000，若它等于 -0，则为______。
A．原码；B．补码；C．反码；D．移码。
20．在下述有关不恢复余数法何时需恢复余数的说法中，______是正确的。
A．最后一次余数为正时，要恢复一次余数；B．最后一次余数为负时，要恢复一次余数；
C．最后一次余数为0时，要恢复一次余数；D．任何时候都不恢复余数。
二、填空题（共20分，每空1分）
1．I/O与主机交换信息的方式中,A 和B都需通过程序实现数据传送，其中C 体现CPU与设备是串行工作的。
2．设 n = 8（不包括符号位），机器完成一次加和移位各需100ns，则原码一位乘最多需 A ns,补码Booth算法最多需 B ns。
3．对于一条隐含寻址的算术运算指令，其指令字中不明确给出 A ，其中一个操作数通常隐含在 B中。
4．设浮点数阶码为4位（含1位阶符），用移码表示，尾数为16位（含1位数符），用补码规格化表示，则对应其最大正数的机器数形式为 A，真值为 B （十进制表示）；对应其绝对值最小负数的机器数形式为 C，真值为D （十进制表示）。
5．在总线的异步通信方式中，通信的双方可以通过A、B和  C     三种类型联络。
6．磁表面存储器的记录方式总的可分为 A 和B 两大类，前者的特点是C，后者的特点是     D。
7．在微程序控制器中，一条机器指令对应一个A，若某机有38条机器指令，通常可对应     B 。
四、计算题（6分）
设机器A的主频为8MHz，机器周期含4个时钟周期，且该机的平均指令执行速度是0.4MIPS，试求该机的平均指令周期和机器周期。每个指令周期包含几个机器周期？如果机器B的主频为12MHz，且机器周期也含4个时钟周期，试问B机的平均指令执行速度为多少MIPS？
五、简答题（共20分）
1．说明微程序控制器中微指令的地址有几种形成方式。（6分）
2．什么是计算机的主频，主频和机器周期有什么关系？（4分）（CU  4）
4．某机主存容量为4M×16位，且存储字长等于指令字长，若该机的指令系统具备65种操作。操作码位数固定，且具有直接、间接、立即、相对、变址五种寻址方式。（5分）
（1）画出一地址指令格式并指出各字段的作用（2）该指令直接寻址的最大范围（十进制表示）；
（3）一次间址的寻址范围（十进制表示）；（4）相对寻址的位移量（十进制表示）。
六、问答题（共15分）
1．按序写出完成一条加法指令SUB α(α为主存地址)两种控制器所发出的微操作命令及节拍安排。（8分）
2．假设磁盘采用DMA方式与主机交换信息，其传输速率为2MB/s，而且DMA的预处理需1000个时钟周期，DMA完成传送后处理中断需500个时钟周期。如果平均传输的数据长度为4KB，试问在硬盘工作时，50MHz的处理器需用多少时间比率进行DMA辅助操作（预处理和后处理）。
七、设计题（10分）
设CPU共有16根地址线，8根数据线，并用 作访存控制信号（低电平有效），用 作读写控制信号（高电平为读，低电平为写）。现有下列芯片及各种门电路（门电路自定），如图所示。画出CPU与存储器的连接图，要求：
（1）存储芯片地址空间分配为：0～8191为系统程序区；8192～32767为用户程序区。
（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。

计算机组成原理试题5答案
一、选择题（共20分，每题1分）
1．C 2．C 3．C 4.A   5．C 6．A 7．B 8．A 9．A 10．B 11．C 12．C 13．B 14．B
15．B 16．B 17．C 18．C 19．A 20．B
二、填空题（共20分，每空1分）
1．A．程序查询方式 B．中断方式  C．程序查询方式2．A．1600   B．1700
3．A．操作数的地址  B．累加器4．A．1,111;0.11……1（15个1） B．27ⅹ(1-2-15)
C．0,000;1.01……1（14个1）D．-2-8ⅹ(2-1+2-15)
5．A．不互锁 B．半互锁  C．全互锁6．A．归零制 B．不归零制
C．不论记录的代码是0或1，在记录下一个信息之前，记录电流要恢复到零电流
D．磁头线圈中始终有电流 7．A．微程序 B．41个微程序。

2．答：总线判优就是当总线上各个主设备同时要求占用总线时，通过总线控制器，按一定的优先等级顺序确定某个主设备可以占用总线。
3．答：所谓并行包含同时性和并发性两个方面。前者是指两个或多个事件在同一时刻发生，后者是指两个或多个事件在同一时间段发生。也就是说，在同一时刻或同一时间段内完成两种或两种以上性质相同或不同的功能，只要在时间上互相重叠，就存在并行性。
4．答：进位链是传递进位的逻辑电路。
5．答：间址需通过访存（若是多次间址还需多次访存）得到有效地址。
四、计算题（共5分）
答：根据机器A的主频为8MHz，得时钟周期为 = 0.125μs
（1）机器周期 = 0.125×4 = 0.5μs（2）平均指令执行时间是 = 2.5μs
（3）每个指令周期含 = 5个机器周期
（4在机器周期所含时钟周期数相同的前提下，两机平均指令执行速度与它们的主频有关，即
= 则B机的平均指令执行速度= = 0.6MIPS
五、简答题（共20分）
1．（6分）答：（1）直接由微指令的下地址字段指出。（2）根据机器指令的操作码形成。
（3）增量计数器法。（4）根据各种标志决定微指令分支转移的地址。
（5）通过测试网络形成。
（6）由硬件产生微程序入口地址。
2.答：一台机器时钟信号的频率即为主频，主频的倒数称作时钟周期，机器周期内包含若干个时钟周期。
4．（5分）答：（1） 一地址指令格式为（1分）OP M A
OP 操作码字段，共7位，可反映65种操作；M 寻址方式特征字段，共3位，可反映5种寻址方式；A 形式地址字段，共16 – 7 – 3 = 6位  （1分）
（2） 直接寻址的最大范围为26 = 64    （1分）（3） 由于存储字长为16位，故一次间址的寻址范围为216 = 65536 （1分）（4） 相对寻址的位移量为 – 32~ + 31   （1分）
六、问答题（共15分）
1．（8分）组合逻辑控制器完成SUB  α指令的微操作命令及节拍安排为：
取指周期 （2分）T0  PC→MAR，1→R T1  M(MAR) →MDR，(PC) + 1→PC  
T2  MDR→IR，OP(IR) →ID
执行周期（2分）T0  Ad(IR) →MAR，1→R（即α→MAR）
T1  M(MAR) →MDR T2  (ACC) – (MDR)→ACC
微程序控制器完成ADD  α指令的微操作命令及节拍安排为：
取指周期（2分）T0  PC→MAR，1→R T1  Ad(CMDR) →CMAR
T2  M(MAR) →MDR，(PC) + 1→PC T3  Ad(CMDR) →CMAR T4  MDR→IR
T5  OP(IR) →微地址形成部件→CMAR
执行周期（2分）T0  Ad(IR) →MAR，1→R（即α→MAR） T1  Ad(CMDR) →CMAR
T2  M(MAR) →MDR T3  Ad(CMDR) →CMAR T4  (ACC) + (MDR) →ACC
T5  Ad(CMDR) →CMAR
2．（7分）DMA传送过程包括预处理、数据传送和后处理三个阶段。传送4KB的数据长度需
4KB/2MB/s = 0.002 秒  （2分）
如果磁盘不断进行传输，每秒所需DMA辅助操作的时钟周期数为(1000 + 500)/0.002 = 750000
故DMA辅助操作占用CPU的时间比率为[750000 /(50 × 106)] ×100% = 1.5 %（3分）
七、设计题（10分）
（1）二进制地址码（2分）
A15    …  A11    …  A7     …   …     A0
0～8191  8K×8位ROM  1片 8192～32767  8K×8位RAM  3片
（2）0～8191为系统程序区，选用1片8K×8位ROM芯片；（1分）
8192～32767为用户程序区，选用3片8K×8位RAM芯片。（1分）

组成原理复习题型
一、单项选择题（在每小题的四个备选答案中，选出一个正确的答案，并将其号码填在括号内。每小题2分，共30分)
1．当采用双符号位时，发生溢出的特征是： 双符号位为( C )
A) 00 C） 10
B) 11 D） 都不是

2．在下述存储器中，允许随机访问的存储器是( D )。
A) 磁带 C） 磁盘
A) 磁鼓 D） 半导体存储器

3．若二进制数为1010011.01，则相应的十进制数为( D )。
A) 191.5 C） 93.675
B) 733.25 D）都不是

4．原码加法运算是指( A ).
A) 取操作数绝对值直接相加，符号位单独处理
B) 操作数用补码表示，连同符号位一起相加
C) 操作数用补码表示，根据符号位决定实际操作
D) 将操作数转化为原码后再相加

5．零地址指令采用( B )。
A) 立即寻址 C） 间接寻址
B) 堆栈寻址 D） 变址寻址

6．目前软盘中常用的磁记录方式是（ A ）。
B) M2F制 C） 不归零一1制
C) 调相制 D） 调频制

7．在（ D ）条件下，规格化浮点数尾数的最高数位为1
A) À所有浮点数 C） 浮点数为正 Â
B) 浮点数为负 Ã D） 阶码以2为底的正数

8. 堆栈指针SP的内容是( D ).
C) 栈底单元内容 C） 栈底单元地址
D) 栈顶单元内容 D） 栈顶单元地址

二、判断改错题（先判断其描述有无错误。若有错误，将错误描述部分予以改正。每小题3分，共15分）
1．集中刷新方式在刷新时间内并不影响CPU的读写操作。

•2009-1-7 06:40
•回复

125.65.178.* 2楼

错误 ，异部刷新方式刷新时间内并不影响CPU的读写操作。
2．EPROM中的内容一旦写入，就不能再修改。
错误，EPROM中的内容一旦写入，能再修改。

三、名词解释（每小题4分，共20分）
1．总线：是一组可为多个功能部件共享都公共信息传送路线
2．随机存储器：存储器任何单元的内容可按其地址随机的读取或写入，而且存取时间与单元都物理位置无关。
四、某信息为“0110010”，请编制其海明校验码，并给出步骤。（8分）解： 1 2 3 4 5 6 7 8 9 10 11
P1 P2 0 P3 1 1 0 P4 0 1 0
四组 P4=0 1 0=1
三组 P3=1 1 0=0
二组 P2=01010=0
一组 P1=01000=1
则 10001101010
五、Intel 8086指令： MOV AL，[BX+6] ，设BX的内容为2F0AH。
其中：BX为基址寻址方式，指令执行的功能为：AL←（BX+4）
请给出操作数寻址图，并且给出指令执行过程解释。（6分）
解 ：Disp=6,Rb=BX
六、某微机系统有16根地址线，8根数据线，地址空间安排为：8K系统程序存储区，用ROM芯片，安排在地址最低区；接着24K作为用户程序区，采用RAM芯片；其后的16K空间为设备区。给定芯片如下：ROM和RAM芯片为16K×8，有R/W#控制线，CS＃片选信号线，M/IO#选择线，（其中＃表示低电平有效）。请给出各存储区的地址空间，并画出连线图。 （11分）
解：
第一片：0000H到1FFFH
第二片：2000H到 7FFFH
第三片：8000H到BFFFH

七、分析单总线结构的CPU中，指令 ADD (R0)+，(R1)的指令流程。数据通路结构如下图所示。 指令功能为：((R0))＋ (( R1))→R1 （10分）

• 解：解：指令功能：
• ((R1))＋ ( R0)→R0
• 指令流程如下：
• (1)(PC)→MAR，Read，(PC)＋1→Z
；送指令地址，读主存
• (2) (Z)→PC ；PC＋1→PC
• (3) M→MDR→IR ；取指令到IR
• (4)(R1)→MAR，Read ；送源操作数地址
• (5) M→MDR→Y ；取出源操作数到Y中
• (6)(Y)＋(R0)→Z ；执行加法运算，结果暂存Z
• (7)(Z)→R0 ；加法结果送回目标寄存器

得分
评卷人

一、             选择题（每小题2分，共20分）
1．  算术/逻辑运算单元74181ALU可完成______。
A． 16种算术运算功能
B． 16种逻辑运算功能
C． 16种算术运算功能和16种逻辑运算功能
D．4位乘法运算和除法运算功能
2．  假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是______。
A．11001011                  B．11010110
C．11000001                  D．1101100
3．  四片74181ALU和一片74182CLA器件相配合，具有如下进位传送功能______。
A． 行波进位
B． 组内先行进位，组间先行进位
C．组内先行进位，组间行波进位
D．组内行波进位，组间先行进位
4．  用于对某个寄存器中操作数的寻址方式称为______寻址。
A．直接    B．间接   C．寄存器直接    D．寄存器间接
5．  就微命令的编码方式而言，若微命令的个数已经确定，则______。
A．  编码表示法与直接表示法的微指令字长大小关系不确定。
B．  编码表示法与直接表示法的微指令字长相等
C．  直接表示法比编码表示法的微指令字长短。
D．编码表示法比直接表示法的微指令字长短。
6．  相联存贮器是按______进行寻址的存贮器。
A．地址指定方式    B．堆栈存取方式
C．内容指定方式    D．地址指定与堆栈
7．  操作控制器的功能是______。
A．产生时序信号
B．从主存取出一条指令
C．完成指令操作的译码
D．从主存取出指令，完成指令操作码译码，并产生有关的操作控制信号，以解释执行该指令
8．  采用串行接口进行七位ASCⅡ码传送，带有１位奇偶校验位、1位起始位和1位停止位，当波特率为9600波特时，字符传送速率为______。
A．960    B．873    C．1371   D．480
9．  发生中断请求的条件是______。
A．一条指令执行结束    B．一次I/O操作结束
C．机器内部发生故障    D．一次DMA操作结束
10．              CRT的分辨率为1024*1024像素，像素的颜色数为64K，则刷新存储器的容量为______。
A．512KB   B．1MB   C．256KB    D．2MB
得分
评卷人

二、        填空题（每空1分，共24分）
1.         对存储器的要求是　　　　　　　　，　　　　　　　　，　　　　　　　　。为了解决这方面的矛盾，计算机采用多级存储体系结构。
2.         主存与cache的地址映射有　　　　　　　　　　　、　　　　　　　　、
　　　　　　　　　　　三种方式。其中最后一种方式适度地兼顾了前二者的优点，又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想。
3.         CPU中至少有如下六类寄存器：　　　　　　　寄存器，　　　　　　　计数器，
　　　　　　　寄存器，缓冲寄存器，累加寄存器，状态条件寄存器。
4.         CPU周期也称为　　　　　　　；一个CPU周期包含若干个　　　　　　　。任何一条指令的指令周期至少需要______个CPU周期。
5.         若[X]补 = 11001100，则数X的十进制数真值是　　　　　　　。
6.         一位全加器本位和Si的逻辑表达式是　　　　　　　　　　　　　　,进位位Ci+1的逻辑表达式是　　　　　　　　　　　　　　　　。
7.         微程序控制器主要由　　　　　　　、　　　　　　　和　　　　　　　三大部分组成。
8.         中断处理过程可以　　　　　　　进行。优先级　　　　的设备可以中断优先级比它
　　　　　的设备的中断服务程序。
9.         动态存储器的刷新方式有以下三种　　　　　　，　　　　　　和　　　　　　　。

三．        简答题(共23分)
1．  （12分）冯·诺依曼型计算机的主要设计思想是什么？它的硬件系统包含哪些主要组成部分？各部分功能是什么？
2．  (5分)写出主机和外设的五种信息交换方式。 
3．(6分)总线集中式仲裁有哪几种方式?并说明各自的优缺点. 
四．        应用题(共33分)
1. （9分）已知X= +0.10111，Y= +0.11011，求[X]补，[－X ]补，[Y]补，[－Y]补　，然后用变形补码计算[X+Y]补，[X－Y]补,并讨论结果是否溢出。假设机器字长为8位。 
2. （12分）下面是程序中断方式基本接口示意图，简要说明IM，IR，EI，RD，BS五个触发器及INTA信号的名称及作用。
3. （12分）用16K*4位的RAM芯片构成64K*8位的存储系统，问：
（1）  计算一共需要多少个RAM芯片？分几组？（4分）
（2）  整个存储系统需要多少根数据线？（1分）
（3）  计算整个存储系统需要多少根地址线？其中要多少根作片选译码信号？（4分）
（4）  画出该存储系统的组成框图。（3分） 
一．        选择题（每小题2分，共20分）
1～５：C D B C D      6～10：C D A A D
二．        填空题（每空1分，共24分）
1．容量大，速度快，成本低
2．全相联映射，直接映射，组相联映射　　（第三个必须是“组相联映射”，其它２个位置可以互换）
3．指令，程序，地址　　　　　（第二个必须是“程序”，其它２个位置可以互换）
4．机器周期，时钟周期（或节拍脉冲或T周期），２　　　　　（顺序不可换）
5．－52
6．Si=Ai⊕Bi⊕Ci，Ci+1=Ci（Ai⊕Bi）+AiBi　　　　　（顺序不可换）
7．控制存储器（或微控存或微程序控制存储器），微指令寄存器，地址转移逻辑
8．嵌套，高，低　　　　　（顺序不可换）
9．集中式刷新，分散式刷新，异步刷新
三．        简答题（共２３分）
１、本小题一共1２分。主要思想占２分，５大部件名称各占１分，各部件功能各占１分
答：冯·诺依曼型计算机的主要设计思想是存储程序并按顺序执行。
各部分及其功能如下： 存储器：存放程序和数据。运算器：进行算术逻辑运算。
控制器：发出各种命令，使计算机自动、协调地工作。
输入设备：将人们熟悉的信息形式转换成计算机能接收并识别的信息形式。
输出设备：将计算机处理的结果变换成人或其它机器设备能接收和识别的信息形式。
２、５种方式名称各占１分，共５分。
程序查询方式，程序中断方式，直接内存访问（DMA）方式，通道方式，外围处理机方式
３、本题共６分。其中３种方式名称各占１分共３分，其特点各占１分共３分。
链式查询方式：通过接口的优先级排队电路来决定设备的优先级。结构简单，易于扩充，但是对询问链的电路故障很敏感，而且优先级低的设备可能长期不能使用总线。
计数器定时查询方式：可以通过改变计数起始值来灵活改变设备的优先级，但需增加线数。
独立请求方式：响应时间快，对优先次序的控制相当灵活，但需增加线数。
四、应用题（共33分）
1.       解：[X]补 = 00.101110  （1分）   [－X]补=11.010010  （1分）
[ y ]补 = 00.110110 （1分）   [－y ]补=11.001010  （1分）
[X+Y]补=[X]补+[Y]补                                 [X－Y]补= [X]补+ [－Y]补
      [X]补      00.101110                   [X]补    00.101110
         + [Y]补      00.110110                +  [－Y]补  11.001010
           [X+ Y]补   01.100100                  [X－Y]补  11.111000
所以：  [X+ Y]补=01.100100  ，因为符号位相异，为01，结果发生溢出。（1分）
        [X－Y]补=11.111000  ，符号位相同，为11，结果为负。（1分）
2.         评分标准：共12分。五个触发器及INTA信号的名称及作用各占１分。
五个触发器的作用：
中断屏蔽触发器（IM）：CPU是否受理中断或批准中断的标志。Im标志为“0”时，CPU 可
                     受理外界中断请求。
中断请求触发器（IR）：暂存中断请求线上由设备发出的中断请求信号，IR标志为“1”时，  
                     表示设备发出了中断请求。
允许中断触发器（EI）：用程序指令来置位，控制是否允许某设备发出中断请求。IE为“1”      
                     时，某设备可以向CPU发出请求。
准备就绪的标志（RD）：一旦设备做好一次数据的接收或发送，便发出一个设备动作完毕       
                     信号，使RS标志为“1”。
工作触发器（BS）：设备“忙”的标志。BS=1，表示启动设备工作。          
中断响应信号（INTA）：CPU决定受理外设的中断请求时，就向外设发出该响应信号通知外设。
１、             本题共12分。
（1）64K*8/16K*4=8片，64K/16K=4组 ；（共4分，每个2分）
（2）8 ；（1分）
（3）216=64K,所以要16根地址线，分4组，所以要2根地址线译出4个片选信号；
（共4分，每个2分）
（4） 见下图（3分）

RAM1

RAM2

RAM3

RAM4

CPU

A13~A0

A15
A14

D3~D0

D7~D4

D15~D0