第10章 时序逻辑电路的应用.ppt

*,Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,第10章,时序逻辑电路的应用,本章主要内容,(,1)寄存器,(2)串行加法器,(3),计数器,10.1寄存器,寄存器是数字系统和计算机中用来存放数据或代码的一种基本逻辑部件，它由多位触发器连接而成。,从具体用途来分，它有多种类型，如运算器中的,数据寄存器,、存储器中的,地址寄存器,、控制器中的,指令寄存器,、,I/O,接口电路中的,命令寄存器、状态寄存器,等等。,从基本功能上来分类，分为“,没有移位功能的代码寄存器”,和,“具有移位功能的移位寄存器”,。,10.1.1 代码寄存器,主要用来接收、寄存和传送数据或代码,一个由,D,触发器构成的,4,位代码寄存器如下图所示：,由图可见，,4,位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，,这样的寄存器称为,“并行输入并行输出”,(,Parallel-Input Parallel-Output),寄存器。,代码寄存器常常需要接收控制和清零功能，如下图所示：,同步清零方式,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,CLOCK,LOAD,CLEAR,IN4,IN3,IN2,IN1,OUT4,OUT3,OUT1,OUT2,当,LOAD=1(CLEAR=0),时，时钟脉冲到来，数据进入寄存器。,当,CLEAR=1,时，时钟脉冲到来，将整个寄存器清,0,；当,CLEAR=0,时，寄存器可以进行正常的数据输入操作。,异步清零方式,下图所示的代码寄存器，其清,0,操作是通过触发器的复位端,CLR,来实现的，称为异步,(,Asynchronous),清0,方式。,在这种方式下，清零方式独立于时钟,CLOCK。,它与上图所示的清,0,方式不同，那里是靠时钟脉冲本身将,D,端的“,0”,打入触发器的。,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,IN4,IN3,IN2,IN1,CLEAR,CLOCK,由,JK,触发器组成的,4,位代码寄存器,J,Q,Q,K,S,E,T,C,L,R,J,Q,Q,K,S,E,T,C,L,R,IN4,IN1,OUT4,OUT1,LOAD,CLEAR,CLOCK,以上几种代码寄存器全为,“并入,-,并出”,寄存器。,在介绍了移位寄存器后，还会看到,“并入,-,串出”、“串入,-,并出”以及“串入,-,串出”,的寄存器。,10.1.2 移位寄存器,具有使代码或数据移位功能的寄存器称为移位寄存器。它是计算机和数字电子装置中常用的逻辑部件。,1.移位寄存器的构成,串入,-,串出的右移寄存器：,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,Q,Q,SET,CLR,D,CLOCK,INPUT,OUTPUT,并入,-,串出,的右移寄存器,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,+,+,+,A,B,C,D,CLOCK,移位控制,并行输入控制,串行输出,串入,-,并出,的移位寄存器,n,位移位寄存器,并行输出,移位脉冲,移位控制,串行输入,双向移位寄存器,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,Q,Q,S,E,T,C,L,R,D,+,+,+,CLOCK,左移输入,右移输入,+,右移控制,左移控制,双向移位寄存器的控制与操作：,左移控制,右移控制,操作,0,0,把寄存器清,0,0,1,右移,1,0,左移,1,1,不允许,2.移位寄存器的应用,例,1,利用移位寄存器进行代码在两个寄存器间的串行相互传送。,(,A),(B),如图10.7；,(,A),(B)，,且要求,A,的内容不变,图10.8。,例2,移位寄存器在数据通信中的应用：,移位寄存器,A,移位寄存器,B,并行数字系统,A,并行数字系统,B,例,3,利用移位寄存器实现码序列检测器,时间选通,3.累加寄存器,二进制数,a,和,b,分别存放在寄存器,R,A,和,R,B,之中，通常表示为,(,R,A,)=a,(R,B,)=b.,实现,a,和,b,相加，并把和数存放在,R,A,之中，可表示为：,R,A,(R,A,)+(R,B,).,寄存器,R,A,称为累加寄存器，简称,累加器,。,它是计算机算术逻辑部件的基本组成部件。,注意，它既是存放操作数的寄存器，又是存放操作结果的寄存器。,累加寄存器,R,Ai,R,Bi,a,i,b,i,10.2 串行加法器,前面讨论的加法器称为,并行加法器,。相加的二进制数有多少位就相应需要多少位全加器电路，各位的加法操作是并行进行的。,在实际使用中，对于速度要求不高的场合，还可采用,串行加法器,。,串行加法器,典型的时序电路框图,比较：,串行加法器结构比并行加法器简单，所用设备较省。,串行加法器速度比并行加法器慢，实现,n,位二进制数相加，串行加法器需要,n,个,CP,脉冲才能完成，而并行加法器只需一个,CP,脉冲即可完成。,10.3 计数器,1.二进制异步计数器：,工作特性：各级触发器的翻转不是同时的，每位触发器的翻转要依赖于前一位触发器从,1到0,的翻转。,二进制异步计数器,工作波形：逐级波形的二分频,二进制异步计数器的状态转换表,计数脉冲序号,Q3 Q2 Q1,Q3,(n+1),Q2,(n+1),Q1,(n+1),0,0 0 0,0 0 1,1,0 0 1,0 1 0,2,0 1 0,0 1 1,3,0 1 1,1 0 0,4,1 0 0,1 0 1,5,1 0 1,1 1 0,6,1 1 0,1 1 1,7,1 1 1,0 0 0,2.二进制同步计数器,特点,：计数脉冲同时作用到各位触发器的,CP,端，当计数脉冲到来后，该翻转的触发器都同时翻转。同步计数器也称并行计数器。,(1)二进制同步加,1,计数器,计数器的“模”：,计数器工作时总是从某个起始状态出发，依次经过所有状态后完成一次循环，通常称一次循环所包括的状态数为,计数器的“模”。,3,位二进制同步加,1,计数器的状态转换图如右图所示(可见,该计数器的模为8).其状态转换表同前面的二进制异步计数器.,用,D,触发器构成三位二进制同步加,1,计数器,第一步：列出状态转换表（简称状态表）,第二步：列出触发器的激励函数表（简称激励表），以求出各触发器的,D,端激励函数表达式。,*激励表与次态真值表的表示形式不同：,次态真值表：,自变量：触发器的输入和现态,因变量：次态,激励表：,自变量：触发器的现态、次态,因变量：输入,也可以说，激励表说明的是触发器从现态转到某种次态时对其输入条件的要求。,各种触发器的激励表可以从次态真值表直接推出。,从次态真值表推出激励表(以,D,触发器为例),D,触发器的次态真值表,D,触发器的激励表,输入,现态,次态,D,Q,Q,n,+1,0,0,0,0,1,0,1,0,1,1,1,1,现态,次态,输入,Q,Q,n,+1,D,0,0,0,1,0,0,0,1,1,1,1,1,3位二进制加,1,计数器的激励表,现态,次态,输入,Q3 Q2 Q1,Q3,(n+1),Q2,(n+1),Q1,(n+1),D3 D2 D1,0 0 0,0 0 1,0 0 1,0 0 1,0 1 0,0 1 0,0 1 0,0 1 1,0 1 1,0 1 1,1 0 0,1 0 0,1 0 0,1 0 1,1 0 1,1 0 1,1 1 0,1 1 0,1 1 0,1 1 1,1 1 1,1 1 1,0 0 0,0 0 0,第三步：利用卡诺图化简，得到,D3,D2,D1,的激励函数表达式：,第四步：根据激励函数表达式画出逻辑图,计数脉冲,(2)二进制同步减,1,计数器,减1计数器的,状态图与二进制同步加,1,计数器相似，仅流向相反。,(3)可逆计数器,可逆计数器是,兼有递加和递减两种功能,的计数器，它能按照给定的控制信号从递加计数转换成递减计数，或者从递减计数转换成递加计数，所以也称可逆计数器为,双向计数器,。,为了实现加、减计数功能，可逆计数器应设“加1控制”和“减1控制”，有的还设有“计数控制”。一个由,T,触发器及有关控制电路构成的可逆二进制同步计数器如,图10.19所示,。,图,10.19,可逆计数器,由图10.19可以看出：当计数控制为1时，若加1控制为1，减1控制为0，则该计数,器具有加1计数功能,；,当计数控制为1，若加1控制为0，而减1控制为1时，则该计数器具有减1计数功能；,当计数控制为0时，计数器不计数。显然，在计数控制为1时，加1控制和减1控制不允许同时为1。,10.3.4 非二进制计数器,类型：十进制、八进制、循环码等,举例：用,D,触发器设计,8421,编码的十进制加,1,计数器：,第一步：列状态转换表,状态转换表,Q4,Q3,Q2,Q1,Q4,(n+1),Q3,(n+1),Q2,(n+1),Q1,(n+1),0,0,0,0,0,0,0,1,0,0,0,1,0,0,1,0,0,0,1,0,0,0,1,1,0,0,1,1,0,1,0,0,0,1,0,0,0,1,0,1,0,1,0,1,0,1,1,0,0,1,1,0,0,1,1,1,0,1,1,1,1,0,0,0,1,0,0,0,1,0,0,1,1,0,0,1,0,0,0,0,1,0,1,0,d,1,d,0,d,1,d,1,1,0,1,1,d,0,d,1,d,0,d,0,1,1,0,0,d,1,d,1,d,0,d,1,1,1,0,1,d,0,d,1,D,0,d,0,1,1,1,0,d,1,d,1,d,1,d,1,1,1,1,1,d,1,d,0,d,0,d,0,第二步：卡诺图化简，求各,D,触发器的激励函数表达式。,第三步：画出计数器的逻辑图。,第四步：检查所有设计的计数器是否存在,“挂起”,现象。,方法：,在用卡诺图化简时，被圈的,d,当作了,1,，未被圈的,d,当作,0,，于是可将状态表改画。,由此画出的相应的状态转换图称为,完整状态图，,其中既包含,有效状态序列,，也包含,偏离状态序列,。,如果偏离状态经过几个节拍能够自动进入有效状态序列，则所设计的计数器不存在,“挂起”,现象。,“挂起”现象,完整状态图如右图。可见所设计的计数器不存在“挂起”现象。,如果检查结果存在“挂起”现象，则可在卡诺图上圈画求激励函数表达式时作适当调整，使偏离状态不自身循环。,有效状态序列,偏离状态序列,10.3.5 组合计数器,高位计数器,（模,N）,低位计数器,（模,M）,计,数,脉,冲,进,位,进,位,计,数,脉,冲,模M*N,第,10章 作业,P283,10.1 10.2 10.4 10.5 10.7,