西安邮电大学集成电路版图设计chapter3 part2集成电路物理结构与设计流程new0919.ppt

单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,单击此处编辑母版标题样式,CMOS集成电路版图,西安邮电学院ASIC中心,CMOS集成电路版图,邓军勇,djy,029-85383437,-概念、方法与工具,第,3,章 版图设计,2026/5/18 周一,1,第三章 版图设计,3.1,3.2,3.3,3.4,3.5,3.6,CMOS VLSI制造工艺简介,晶体管版图简介,分层和连接,工艺设计规则,纵向连接图,通用设计步骤,2026/5/18 周一,2,3.2分层和连接,导体,扩散区,金属层,多晶层,阱层,隔离层：避免电气节点间产生“短路”,接,触孔和,通孔,注入层,结合使用四种类型的层就可以创建晶体管、电阻、电,容以及互,连。,2026/5/18 周一,3,版图器件层,FOX+Active=surface,2026/5/18 周一,4,3.2.1多边形,多边形主要用于覆盖无法用简单矩形覆盖的区域，如单元边界、晶体管、n阱、接触、扩散区及晶体管栅极。,2026/5/18 周一,5,3.2.1多边形,多边形的优势,圈起形状奇特的区域,易于绘制、增加、减少、拼接,多边形的缺点,不易修改,数据存储量大,2026/5/18 周一,6,3.2.2线形,由起点、终点、中间顶点及宽度值定义的一种几何形状。,主要用于连接器件，传送信号,通常采用“曼哈顿”几何形状，即所有的转角都是90,o,2026/5/18 周一,7,3.2.2线形,线形的优势,存储数据小,屏幕刷新时间短,占用内存、cpu时间少,通过线形的merge生成多边形,2026/5/18 周一,8,3.3晶体管版图简介,PMOS晶体管,2026/5/18 周一,9,3.3晶体管版图简介,2026/5/18 周一,10,3.3晶体管版图简介,NMOS晶体管,2026/5/18 周一,11,3.3 晶体管版图简介,晶体管的长度、宽度是两个最重要的参数（尺寸参数）,长度：,版图角度，源极、漏极间的距离，通常比宽度小,性能角度：管子导通时，为了形成一个可测的电流，载流子所必须移动的距离,制造角度：多晶能够可靠制造的最细线条的宽度,宽度：,电流流经的沟道的宽度,为了提高电路速度，总是希望晶体管的宽长比越大越好。,但宽长比并不总是越大越好,2026/5/18 周一,12,3.3.1 衬底连接,反相器衬底连接的截面图,2026/5/18 周一,13,3.3.1 衬底连接,显示衬底连接的晶圆截面图,目前多数硅晶圆是P型的,衬底连接：N阱中N型；P衬上P型；,2026/5/18 周一,14,3.3.2 导体和接触孔,导体层,1PNM,接触孔和通孔,Contact,Via,隔离物,层叠式通孔,2026/5/18 周一,15,3.3.3 FET,阵列设计,两个串联的,nFET,电路图,表面视图,侧视图,有,1,个,n+,区被共享,2026/5/18 周一,16,3.3.3 FET,阵列设计,三个串联的,nFET,（有,2,个,n+,区被共享）,电路图,表面视图,2026/5/18 周一,17,3.3.3 FET,阵列设计,两个并联的,nFET,方案,1,：有,1,个,n+,区被共享，有源区面积较小，但互连线较长,原理图的画法最好与版图相对应,电路图,表面视图,2026/5/18 周一,18,3.3.3 FET,阵列设计,方案,2,：,n+,区全部被分开，有源区面积较大，但互连线较短,电路图,表面视图,2026/5/18 周一,19,3.3.3 FET,阵列设计,反相器,:,方案,1,2026/5/18 周一,20,3.3.3 FET,阵列设计,反相器,:,方案,2,2026/5/18 周一,21,3.3.3 FET,阵列设计,物理设计的目标之一：整个芯片面积最小,两个独立非门相邻,共享电源、共享地,Two NOT gates that share power supply and ground.,2026/5/18 周一,22,两个反相器串联,共享电源、地、源、漏,3.3.3 FET,阵列设计,2026/5/18 周一,23,3.3.3 FET,阵列设计,Layout of a transmission gate with a driver,2026/5/18 周一,24,3.3.3 FET,阵列设计,NAND2 layout,2026/5/18 周一,25,3.3.3 FET,阵列设计,NOR2 gate design,2026/5/18 周一,26,NAND2-NOR2 Layout Comparison,2026/5/18 周一,27,3.3.3 FET,阵列设计,ANAND2 and NOR2 layouts using vertical,FETs,.,2026/5/18 周一,28,3.3.3 FET,阵列设计,NOR3/NAND3,2026/5/18 周一,29,3.3.3 FET,阵列设计,2026/5/18 周一,30,3.3.3 FET,阵列设计,2026/5/18 周一,31,3.3.3 FET,阵列设计,实例,1,和,2,的对比,逻辑对偶,版图对称,2026/5/18 周一,32,A general 4-input AOI gate,3.3.3 FET,阵列设计,2026/5/18 周一,33,3.3.3 FET,阵列设计,2026/5/18 周一,34,3.3.3 FET,阵列设计,2026/5/18 周一,35,3.3.4 FET,阵列设计,基本规则,图形和阵列尽量规则，避免采用多边形，以便得到最大的密度,n+,、,p+,和栅能共享则共享,电源、地线一般采用水平方向的金属线，置于布局布线区的上、下方,2026/5/18 周一,36,3.3.4 FET,阵列设计,基本规则,棍棒图（,stick diagram,）：用不同的颜色代表不同的工艺层，布线为有色线条且服从构成芯片的规则。,Poly,N-Well,Metal2,Active,Metal1,Contact/Via,2026/5/18 周一,37,3.3.4 FET,阵列设计,基本规则,2026/5/18 周一,38,3.3.4 FET,阵列设计,基本规则,2026/5/18 周一,39,3.3.4 FET,阵列设计,基本规则,2026/5/18 周一,40,3.3.4 FET,阵列设计,基本规则,2026/5/18 周一,41,3.3.4 FET,阵列设计,Basic stick layout diagram,2026/5/18 周一,42,3.3.4 Stick Diagram Example,2026/5/18 周一,43,3.4,设计规则,设计规则是指进行版图设计时必须遵守的一系列准则，包括最小尺寸、线间距离以及其他几何量的数值，这些数值则是根据工艺线的极限制定的。,设,计规则体现了制造工艺的物理限制。,制定设计规则（进行,DRC,）是为了保证电路可被可靠制造。,宽度规则,间距规则,交叠规则,规则的定义形式,拓扑设计规则（绝对值）,设计规则（相对值）,2026/5/18 周一,44,3.4工艺设计规则,版图设计中的基本概念,DRC：Design Rule Check设计规则检查,ERC：Electrical Rule Check电气规则检查,LVS：Layout versus Schematic版图与电路图对照,2026/5/18 周一,45,3.4.1 宽度规则,宽度规则,Minimum width,Exact width,2026/5/18 周一,46,3.4.1宽度规则,宽度规则,2026/5/18 周一,47,3.4.2 间距规则,间距规则,(space rule),指两个多边形之间的最小距离。用来避免在两个多边形之间形成短,路。,节距（,pitch,），由宽度规则和间距规则共同定,义。,间距（,space,）：边到边的距离,版图设计人员,节距（,pitch,）：两条边中心线之间的距离,制造业人员,2026/5/18 周一,48,3.4.2 间距规则,由于违反多晶硅与接触孔之间的间距规则而造成的短路现象。,2026/5/18 周一,49,3.4.3 交叠规则,交叠规则（overlap rule）定义了一个多边形与另一个多边形之间相交叠或相包裹的最小尺寸限制。,交叠规则用以确保电路的连接关系不因制造工艺的细微偏差而遭破坏。,可能开路,2026/5/18 周一,50,3.4.3 交叠规则,可能无法制造或短路,2026/5/18 周一,51,常见工艺误差,两层掩模未对准相邻工艺层短路或开路,灰尘工艺层有效宽度减少,横向扩散沟道有效长度缩短,表面凹凸不平互连,线有效厚度减少,2026/5/18 周一,52,违背设计规则带来的问题,若两层掩模未对准会产生问题。如金属塞图形与n+区未对准会导致n+有源区与p衬底之间发生短路,2026/5/18 周一,53,违背设计规则带来的问题,不符合设计规则,源、漏短路,2026/5/18 周一,54,违背设计规则带来的问题,不符合设计规则,有源区接触不良,2026/5/18 周一,55,基本结构的版图,基本的掩膜工序为：,从p型衬底开始,n阱（nWell）,有源区（Active）,多晶（Poly）,p选择（pSelect）,n选择（nSelect）,有源区接触（Active contact）,多晶接触（Poly contact）,金属1（Metal1）,通孔（Via）,金属2（Metal2）,覆盖玻璃（Overglass）,各层可以按任何次序绘制,掺杂区,MOSFET,2026/5/18 周一,56,设计规则,2026/5/18 周一,57,设计规则,2026/5/18 周一,58,n阱,在n阱中制造pFET,用于制造pFET的n阱接VDD,n阱,n阱,=n阱掩膜图形的最小宽度,=相邻n阱的边到边的最小间距,相邻阱合并,2026/5/18 周一,59,n,阱,2026/5/18 周一,60,有源区,有源区,器件建立在有源区上，除去FOX（场氧，用于器件电隔离）的区域是有源区。,Active,=一个有源区的最小宽度,=有源区掩膜边到边的最小间距,FOX=NOT(Active),FOX+Active=Surface,2026/5/18 周一,61,掺杂硅区,n+和p+区，也称为ndiff和pdiff。过去工艺采用扩散技术，存在垂直边缘扩散问题，现代技术是离子注入。,n+=nSelect掩模(Active掩模,=一个有源区的最小宽度,=有源区至nSelect间的最小间距,2026/5/18 周一,62,掺杂硅区,形成p+区是由pSelect掩模定义的离子注入实现的。,p+=pSelect Active nWell,=有源区至pSelect间的最小间距,=nSelect至nWell间的最小间距,2026/5/18 周一,63,有源区,2026/5/18 周一,64,POLY,多晶POLY跨越n+或p+时，形成MOSFET；,POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有自对准作用。,对多晶的基本设计规则,=多晶的最小宽度,=多晶到多晶的最小间距,nFET结构,2026/5/18 周一,65,POLY,L=多晶的最小宽度,=多晶离开有源区的最小露头,nFET中心区=nSelect Active Poly,nFET掩膜,n+=nSelect掩模(Active掩模 NOT(Poly),2026/5/18 周一,66,POLY,pFET中心区=pSelect Active Poly nWell,pFET结构,pFET掩膜,p+=pSelect Active nWell Not(Poly),2026/5/18 周一,67,POLY,=从多晶至有源区接触的最小间距,=从有源区到多晶的最小间距,2026/5/18 周一,68,POLY,2026/5/18 周一,69,POLY,2026/5/18 周一,70,POLY,2026/5/18 周一,71,有源区接触contact,只有Metal1能够连接n+和p+。,contact尺寸固定，由工艺决定。,=有源区和有源区之间的最小间距,=接触垂直方向的尺寸,=接触水平方向的尺寸,2026/5/18 周一,72,多晶接触,=多晶接触的尺寸,=,多晶接触到金属,1,的最小,间距,2026/5/18 周一,73,contact,2026/5/18 周一,74,金属1,Metal1用于连接衬底、阱、n+、p+、POLY、Metal2,=金属1至有源区接触的最小间距,=金属1的最小线宽,金属1之间还有一个规则规定相邻金属线的最小间距,2026/5/18 周一,75,金属1,2026/5/18 周一,76,通孔和多层金属,=通孔的尺寸,=在通孔和金属1之间的最小间距,=金属2的最小宽度,=在通孔和金属2之间的最小间距,=相邻金属线的最小间距,2026/5/18 周一,77,通孔,2026/5/18 周一,78,PAD,2026/5/18 周一,79,实验所采用的设计规则,2026/5/18 周一,80,实验所采用的设计规则,规则,描述,规则类型,lambda,1.1,Well Minimum Width,Min width,10,1.2,Well to Well(Different Potential)Spacing,No check,1.3,Well to Well(Same Potential)Spacing,Spacing,6,表1：采用的阱（Well）规则,2026/5/18 周一,81,实验所采用的设计规则,表2：有源区（Active）规则,规则,描述,规则类型,lambda,2.1,Active Minimum Width,Min width,3,2.2,Active to Active Spacing,Spacing,3,2.3a,Source/Drain Active to Well Edge,Surround,5,2.3b,Source/Drain Active to Well Space,Spacing,5,2.4a,WellContact(Active)to Well Edge,Surround,3,2.4b,SubsContact(Active)to Well Spacing,Spacing,3,2026/5/18 周一,82,实验所采用的设计规则,表3：多晶硅（Poly）规则,规则,描述,规则类型,lambda,3.1,Poly Minimum Width,Min width,2,3.2,Poly to Poly Spacing,Spacing,2,3.3,Gate Extension out of Active,Extension,2,3.4/4.1,Source/Drain Width,Extension,3,3.5,Poly to Active Spacing,Spacing,1,2026/5/18 周一,83,实验所采用的设计规则,规则,描述,规则类型,Lambda,7.1a,Metal1 Minimum Width,Min width,3,7.1b,Tight Metal1 Max Width,Not exist,7.2a,Metal1 to Metal1 Spacing,Spacing,3,7.2b,Tight Metal1 spacing,Spacing,2,7.2c,Tight Metal1 space to Metal1,Spacing,2,7.3,Metal1 Overlap of PolyContact,Surround,1,7.4,Metal1 Overlap of ActiveContact,Surround,1,2026/5/18 周一,84,实验所采用的设计规则,规则,描述,规则类型,lambda,5.1,Poly Contact Exact Size,Exact width,2,5.2a,FieldPoly Overlap of PolyCnt,Surround,1.5,5.2b,Not-Exists:PolyCnt_not_on_Poly,Not exist,5.3,PolyContact to PolyContact Spacing,Spacing,2,6.1,Active Contact Exact Size,Exact width,2,6.2,FieldActive Overlap of ActCnt,Surround,1.5,6.3,ActCnt to ActCnt Spacing,Spacing,2,6.4,Active Contact to Gate Spacing,Spacing,2,表5：接触孔规则,2026/5/18 周一,85,实验所采用的设计规则,8.1,Via1 Exact Size,Exact width,2,8.2,Via1 to Via1 Spacing,Spacing,3,8.3,Metal1 Overlap of Via1,Surround,1,8.4a,Via1 to PolyContact Spacing,Spacing,2,8.4b,Via1 to ActiveContact Spacing,Spacing,2,8.5a,Via1 to Poly Spacing,Spacing,2,8.5b,Via1(On Poly)to Poly Edge,Spacing,2,8.5c,Via1 to Active Spacing,Spacing,2,8.5d,Via1(On Active)to Active Edge,Spacing,2,2026/5/18 周一,86,chrt35DRC manual,（,part,）,chrt35DRC manual,2026/5/18 周一,87,逻辑门的物理设计,2026/5/18 周一,88,逻辑门的物理设计,2026/5/18 周一,89,逻辑门的物理设计,2026/5/18 周一,90,复合逻辑门,2026/5/18 周一,91,复合逻辑门,2026/5/18 周一,92,复合逻辑门,2026/5/18 周一,93,3.6 设计步骤,1 制定版图规划,2 设计实现,3 版图验证,4 最终步骤,规划你的工作,实现,验证,听取他人意见,2026/5/18 周一,94,3.7 制定版图规划,1 制定版图规划,2 设计实现,3 版图验证,4 最终步骤,1.1 确定电源网格,1.2 定义信号,1.3 特殊设计要求,1.4 尺寸估计与层次划分,1.5 完整性检查,2026/5/18 周一,95,3.7,制定版图规划,2026/5/18 周一,96,3.8 通用准则,电源线,确定线宽：供电范围、电阻率,使用最底层金属作为晶体管级单元的电源线,避免在电源线上开槽,信号线,合理选择布线层,输入信号线宽度应最小化,合理选择布线宽度,布线方向：同层平行、相邻层垂直,标注出所有重要信号,确定连接的接触孔数,2026/5/18 周一,97,3.8 通用准则,晶体管,“叉指”晶体管实现大管子,共用电源节点以节省面积,连接有源区的接触孔数目,使用90,o,角的多边形或线性（曼哈顿结构）,阱和衬底连接（越多越好，距离不应太远）,避免“软连接”节点（即通过非布线层进行连接的节点）,2026/5/18 周一,98,3.9 设计实现,2 设计实现,3 版图验证,4 最终步骤,2.1 设计并布局,2.2 特殊要求,2.3 信号互连,1 制定版图规划,自顶向下规划，自底向上实现,2026/5/18 周一,99,层次化设计,层次化设计指设计中含有引用或使用其他组元作为自身结构的一部分，子组元又可以引用其他组元。,使用子组元构建设计的意义：,计算机资源管理,组元重用,并行工程,2026/5/18 周一,100,层次化设计（续）,叶单元,可复用的版图设计,可以是一个简单的多边形，也可以是一个完整的电路,同一个电路图，可能存在（通常）不同的版图设计,单元的使用使得全局修改更简单，也导致局部修改的关联性失误,每个单元需要有一个唯一的标识符,单元比多边形更易于翻转和旋转,单元的使用可以节省计算机屏幕刷新需要的资源,验证更加快捷,2026/5/18 周一,101,单元版图设计,2026/5/18 周一,102,Logic gates as basic cells.,单元版图设计,2026/5/18 周一,103,Creation of a new cell using basic units.,单元版图设计,2026/5/18 周一,104,VDD and VSS power supply lines.,单元版图设计,2026/5/18 周一,105,A MOSFET orientation.,单元版图设计,2026/5/18 周一,106,版图“铺瓦”技巧,交替倒置逻辑单元：Weinberger图形,2026/5/18 周一,107,层次化设计（续）,2026/5/18 周一,108,3.10 验证,3 版图验证,2 设计实现,4 最终步骤,3.1 DRC,3.2 LVS,3.3 ERC,1 制定版图规划,3.4 目视检查,2026/5/18 周一,109,版图验证工具简介,可以进行版图验证的工具主要有：,Diva,、,Dracula,、,Calibre,和,Assura,Diva,是一个与版图编辑器完全集成的交互式验证工具,嵌入在,Cadence,的主题框架中,在线验证，简单快捷但验证较为粗略,Dracula,验证系统目前是版图布局验证的标准,运算能力强，能验证和提取较大电路,使用不如,Diva,简便,Calibre,是,Mentor,公司开发的优秀工具,同时具有,Diva,和,Dracula,的优点,逐渐成为业界的选择,2026/5/18 周一,110,DRC,是否遵守DFM的尺寸限制,DRC的目的是：保证电路可以被可靠制造出来,2026/5/18 周一,111,LVS,所有信号的电气连接关系,器件尺寸,识别未包括在电路图中的备用组元和信号,2026/5/18 周一,112,LVS,2026/5/18 周一,113,ERC（optional）,未连接、部分连接或备用器件,无效晶体管,悬空节点,短路,二级效应,2026/5/18 周一,114,3.11 最终核查,LPE,Post-layout simulation,文件归档整理,2026/5/18 周一,115,实验要求,2026/5/18 周一,116,