工艺集成.pptx

Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,11/7/2009,#,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,Dai Xianying,第十章 工艺(gngy)集成,第一页，共28页。,2,COMS集成电路(jchng-dinl)：典型的双阱CMOS工艺制造的一部分,双极集成电路：标准(biozhn)埋层双极集成电路工艺制造的一部分,集成工艺：外延、氧化、扩散(kusn)、离子注入、气相淀积、光刻腐蚀以及金属化等工艺,CMOS与双极集成电路,第二页，共28页。,3,10、工艺(gngy)集成,运用各类工艺技术形成(xngchng)电路结构的制造过程，称为集成电路的工艺集成。,集成电路的生产过程实际上是顺次运用不同的工艺技术，最终在硅片上实现所设计的图形和电学结构的过程。,第三页，共28页。,4,10.1 集成电路(jchng-dinl)中的隔离,10.1.1 MOS集成电路中的隔离,1自隔离,由于MOSFET源、漏与衬底的导电类型不同，所以本身(bnshn)就是被PN结所隔离，即自隔离（self-isolated）。,第四页，共28页。,5,2寄生(jshng)晶体管,MOS集成电路(jchng-dinl)中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生场效应晶体管开启。,10.1.1 MOS集成电路(jchng-dinl)中的隔离,第五页，共28页。,6,3防止(fngzh)寄生场效应晶体管开启的方法,提高寄生场效应晶体管的阈值电压，使其阈值电压高于集成电路的工作电压。,通常场区的阈值电压需要比集成电路的电源电压高3-4V，以使相互隔离的两个MOSFET的泄漏(xilu)电流小于1pA。,10.1.1 MOS集成电路(jchng-dinl)中的隔离,第六页，共28页。,7,4提高(t go)场效应晶体管的阈值电压的方法,1）、增加场区SiO2的厚度；,（但是(dnsh)过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题）,2）、增大氧化层下沟道的掺杂浓度，即形成沟道阻挡层。,10.1.1 MOS集成电路(jchng-dinl)中的隔离,第七页，共28页。,8,5局部氧化(ynghu)工艺（LOCOS）,工艺步骤(bzhu)：,1）SiN淀积与光刻;2）局部热氧化(LOCOS）;3）去除SiN,优点：,1.可以减小表面(biomin)的台阶高度；,2.一次光刻完成的。,10.1.1 MOS集成电路中的隔离,第八页，共28页。,9,缺点(qudin)：,1、鸟嘴侵蚀有源区；,2、不利于后序(hu x)工艺中的平坦化；,3、杂质重新分布。,10.1.1 MOS集成电路(jchng-dinl)中的隔离,5局部氧化工艺（LOCOS）,第九页，共28页。,10,1）、多晶硅衬垫（缓冲）LOCOS（PBL）在掩蔽氧化(ynghu)层的SiN和衬底SiO2之间加入一层薄多晶，这样减小了场氧生长时SiN薄膜的应力，也减小了鸟嘴。,6对LOCOS隔离工艺的改进(gijn),鸟嘴更小的代价是：（1）工艺(gngy)的复杂性增加；（2）腐蚀的难度增大,10.1.1 MOS集成电路中的隔离,第十页，共28页。,11,在SiN层的顶部和侧部嵌入多晶或非晶薄膜，然后再生长场氧，同样能减小鸟嘴。此工艺可以延伸到0.18m，但是由于(yuy)场氧减薄的效应，无法继续向更深亚微米工艺延伸。,2）、多晶硅镶嵌(xingqin)（封盖）LOCOS（PELOX）,10.1.1 MOS集成电路(jchng-dinl)中的隔离,第十一页，共28页。,12,7、浅槽隔离(gl)（STI，Shallow Trench Isolation）,m以下工艺的标准器件隔离(gl)技术,优点：无鸟嘴、面积小、全平坦化,缺点：工艺复杂,10.1.1 MOS集成电路(jchng-dinl)中的隔离,第十二页，共28页。,13,1、pn结隔离(gl),10.1.2 双极集成电路(jchng-dinl)中的隔离,标准埋层收集极双极IC工艺的隔离方法,优点：工艺简单,缺点：隔离区较宽，使IC的有效面积减少；隔离扩散引入了较大的收集区-衬底和收集区-基区电容，不利于集成电路速度(sd)的提高。,第十三页，共28页。,14,2、深槽隔离(gl)技术（DTI),10.1.2 双极集成电路(jchng-dinl)中的隔离,先进的隔离技术,工艺(gngy)：与STI相同，在器件间刻出深度大于3m的沟槽，采用二氧化硅或多晶硅回填，CMP使之平坦化。,优点：大大减少了器件面积和发射极-衬底间的寄生电容，可显著提高集成度和速度；可增大收集极之间的击穿电压,缺点：工艺(gngy)复杂、成本较高。,第十四页，共28页。,2 双极集成电路(jchng-dinl)中的隔离,1）、增加场区SiO2的厚度；,2 双极集成电路(jchng-dinl)中的隔离,可增大收集极之间的击穿电压,4提高(t go)场效应晶体管的阈值电压的方法,提高寄生场效应晶体管的阈值电压，使其阈值电压高于集成电路的工作电压。,6）、基区的形成（第四次光刻）,6）、基区的形成（第四次光刻）,1）、多晶硅衬垫（缓冲）LOCOS（PBL）在掩蔽氧化(ynghu)层的SiN和衬底SiO2之间加入一层薄多晶，这样减小了场氧生长时SiN薄膜的应力，也减小了鸟嘴。,1 MOS集成电路(jchng-dinl)中的隔离,可以减小表面(biomin)的台阶高度；,1 MOS集成电路(jchng-dinl)中的隔离,3 双极集成电路(jchng-dinl)的工艺集成,双阱CMOS IC工艺流程(n y li chn),5局部氧化工艺（LOCOS）,4）、隔离区的形成（第二次光刻）,适于制备静态逻辑电路。,15,10.2 CMOS集成电路(jchng-dinl)的工艺集成,1）阱（well）：硅衬底上形成的、掺杂类型与硅衬底相反(xingfn)的区域。,2）阱工艺：n阱、p阱和双阱（twin-well）,第十五页，共28页。,16,10.2 CMOS集成电路(jchng-dinl)的工艺集成,2）阱工艺,p阱工艺：n-衬底，局部p+掺杂；早期的CMOS集成工艺。,优点(yudin)：可实现CMOS的性能匹配；适于制备静态逻辑电路。,n阱工艺：p-衬底，局部n+掺杂；,优点(yudin)：易获得高性能的nMOS；适于微处理器、DRAM等。,双阱工艺：在极轻掺杂的Si衬底上分别形成n阱和p阱；,现在的CMOS集成工艺。,第十六页，共28页。,17,3）、双阱工艺(gngy),双阱CMOS工艺在极轻掺杂的硅衬底上分别形成n阱和p阱。,双阱制备工艺往往(wngwng)是在同一次光刻中完成的。,10.2 CMOS集成电路(jchng-dinl)的工艺集成,第十七页，共28页。,18,双阱CMOS IC工艺流程(n y li chn),2）、阱的制备(zhbi)：（a）、（b）,离子注入工艺,1）、硅片：一般采用(ciyng)轻掺杂p型硅片，晶向。,3）、场区隔离:（c）,第十八页，共28页。,19,4）、CMOS器件形成,（1）阈值调整(tiozhng)注入:（d)、(e),（2）形成栅：（f）,双阱CMOS IC工艺流程(n y li chn),第十九页，共28页。,20,（3）形成(xngchng)LDD区：（g）、（h）,（4）形成(xngchng)侧墙：（i）,（5）非晶化注入(zh r)：注入(zh r)Si或Ge，以利于浅结的形成,双阱CMOS IC工艺流程,第二十页，共28页。,2 双极集成电路(jchng-dinl)中的隔离,1 MOS集成电路中的隔离,双阱CMOS IC工艺流程(n y li chn),7、浅槽隔离(gl)（STI，Shallow Trench Isolation）,优点：大大减少了器件面积和发射极-衬底间的寄生电容，可显著提高集成度和速度；,双极集成电路(jchng-dinl)：高速、驱动能力强,离子注入工艺,7）、发射区的形成（第五次光刻）,第二十二页，共28页。,双阱CMOS IC工艺流程(n y li chn),一类是以CMOS工艺为基础的BiCMOS工艺（有利于保障CMOS器件(qjin)的性能）；,1 MOS集成电路(jchng-dinl)中的隔离,4提高(t go)场效应晶体管的阈值电压的方法,适于制备静态逻辑电路。,MOS集成电路(jchng-dinl)中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生场效应晶体管开启。,21,（6）形成(xngchng)源漏区,（7）形成(xngchng)源漏接触。,双阱CMOS IC工艺流程(n y li chn),第二十一页，共28页。,22,5）、多层金属(jnsh)互连,6）、后部(hu b)封装工艺,双阱CMOS IC工艺流程(n y li chn),第二十二页，共28页。,23,10.3.1 标准埋层双极集成电路工艺流程,标准埋层双极晶体管SBC（Standard-Buried-Collector transistor）,收集区扩散(kusn)隔离双极晶体管（CDI，Collector-Diffused-Isolation transistor）,三扩散(kusn)层双极晶体管（3D,triple-diffused-transistor）。,10.3 双极集成电路(jchng-dinl)的工艺集成,第二十三页，共28页。,24,10.3.1 标准(biozhn)埋层双极集成电路工艺流程,1）、衬底：轻掺杂的p型硅。,2）、埋层（第一次光刻）3）、外延层生长(shngzhng),4）、隔离区的形成（第二次光刻）,10.3 双极集成电路(jchng-dinl)的工艺集成,第二十四页，共28页。,25,5）、收集极接触(jich)（第三次光刻）,6）、基区的形成（第四次光刻）,7）、发射区的形成（第五次光刻）,10.3.1 标准(biozhn)埋层双极集成电路工艺流程,8）、金属接触和互联（第六、七次光刻）,9）、后续(hux)封装工艺,第二十五页，共28页。,精品(jn pn)课件！,第二十六页，共28页。,精品(jn pn)课件！,第二十七页，共28页。,28,10.4 BiCMOS的工艺(gngy)集成,双极集成电路(jchng-dinl)：高速、驱动能力强,CMOS集成电路(jchng-dinl)：低功耗和高集成度,BiCMOS集成电路(jchng-dinl)：CMOS器件制作高集成度、低功耗的部分，双极器件制作输入和输出部分或者是高速部分。,分类：,一类是以CMOS工艺为基础的BiCMOS工艺（有利于保障CMOS器件(qjin)的性能）；,另一类是以标准双极工艺为基础的BiCMOS工艺（有利于保障双极晶体管的性能）,第二十八页，共28页。,