计算机组成原理(唐朔飞)课后答案全-第9章教学提纲.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,计算机组成原理(唐朔飞)课后答案全-第9章,4.能不能说CPU的,主频越快,，计算机的运行,速度就越快,？为什么？解：,不能说,机器的主频越快，机器的速度就越快。因为机器的速度,不仅与主频有关,，还与数据通路结构、时序分配方案、ALU运算能力、指令功能强弱等多种因素有关，要看,综合效果。,5.设机器A的CPU主频为,8MHz,，机器周期含,4个,时钟周期，且该机的平均指令执行速度是,0.4MIPS,，试求该机的,平均指令周期和机器周期,，每个指令周期中含,几个,机器周期？如果机器B的CPU主频为,12MHz,，且机器周期也含,4个,时钟周期，试问B机的,平均指令执行速度,为多少MIPS?解：先通过A机的,平均指令执行速度,求出其,平均指令周期,，再通过,主频,求出,时钟周期,，然后进一步求出,机器周期,。B机参数的算法与A机类似。计算如下：,A机平均指令周期=1/0.4MIPS=,2.5,s,A机时钟周期=1/8MHz=125ns,A机机器周期=125ns,4=500ns=,0.5s,A,机每个指令周期中含机器周期个数 =2.5,s0.5s=,5,个,B机时钟周期=1/12MHz,83ns,B机机器周期=83ns,4=332ns,设B机每个指令周期也含5个机器周期，则：,B机平均指令周期=332ns,5=1.66s,B,机平均指令执行速度=1/,1.66s =,0.6MIPS,结论,：主频的提高,有利于,机器执行速度的提高。,6.设某计算机的CPU主频为,8MHz,，每个机器周期平均含,2个,时钟周期，每条指令平均有,4个,机器周期，试问该计算机的,平均指令执行速度,为多少MIPS？若CPU主频,不变,，但每个机器周期平均含,4个,时钟周期，每条指令平均有,4个,机器周期，则该机的,平均指令执行速度,又是多少MIPS？由此可得出什么,结论,？解：先通过主频求出,时钟周期,，再求出,机器周期,和,平均指令周期,，最后通过平均指令周期的,倒数,求出平均指令执行速度。计算如下：,时钟周期=1/8MHz=0.125,10,-6,=125ns,机器周期=125ns,2=250ns,平均指令周期=,250ns4=1000ns=1s,平均指令执行速度=1/,1s=1MIPS,当参数改变后：,机器周期=125ns,4=500ns=0.5s,平均指令周期=,0.5s4=2s,平均指令执行速度=1/2,s=0.5MIPS,结论：,两个主频相同的机器，执行速度,不一定一样,。,7.某CPU的主频为,10MHz,，若已知每个机器周期平均包含,4个,时钟周期，该机的平均指令执行速度为,1MIPS,，试求该机的,平均指令周期,及每个指令周期含几个,机器周期,？若改用时钟周期为,0.4,s,的CPU芯片，则计算机的,平均指令执行速度,为多少MIPS？若要得到平均每秒,80万次,的指令执行速度，则应采用,主频,为多少的CPU芯片？,解：先通过,主频,求出,时钟周期,时间，再进一步求出,机器周期,和,平均指令周期。,时钟周期=1/10MHz=0.1,10,-6,=100ns,机器周期=100ns,4=400ns=0.4s,平均指令周期=1/1MIPS =1,10,-6,=,1s,每个指令周期所含机器周期个数 =,1s/0.4s=,2,.5个,当芯片改变后，相应参数变为：,机器周期=0.4,s,4=1.6s,平均指令周期=,1.6s2.5=4s,平均指令执行速度=1/4,s =,0.25MIPS,若要得到平均每秒80万次的指令执行速度，则应采用的主频为：,平均指令周期=1/0.8MIPS =1.25,10,-6,=1.25s,机器周期=1.25,s,2.5=0.5s,时钟周期=,0.5s4,=0.125,s,主频=1/0.125,s=8MHz,应采用主频为8MHz的CPU芯片。,8.某计算机的主频为6MHz，各类指令的平均执行时间和使用频度如下表所示，试计算该机的速度（单位用MIPS表示），若上述CPU芯片升级为10MHz，则该机的运行速度又为多少？,指令类别 存取 加、减、比较、转移 乘除 其他 平均指令 执行时间,0.6,s 0.8,s 10,s 1.4,s,使用频度,35%45%5%15%,解：指令平均运行时间=（0.60.35 +0.80.45+100.05+1.40.15）,s =0.21+0.36+0.5+0.21=1.28,s,机器平均运行速度=1/1.28,s=,0.78125MIPS,CPU芯片升级后，机器平均运行速度计算：,方法一：,0.78125MIPS(10MHz/6MHz),1.3MIPS,方法二：,时钟周期=1/6MHz,0.16667,s 指令平均运行周期数,=,1.28,s/0.16667,s,7.68,CPI,升级后时钟周期=1/10MHz 0.1,s 指令平均运行时间,0.1,s7.680.768,s,机器平均运行速度,1/0.768,s,1.3MIPS,11.设CPU内部结构如图9.4所示，此外还设有B、C、D、E、H、L六个寄存器，它们各自的,输入和输出端,都与内部总线相通，并分别受控制信号,控制,（如B,i,为寄存器B的输入控制；B,o,为寄存器B的输出控制）。要求从取指令开始，写出完成下列指令所需的全部微操作和,控制信号,。（1）,ADD B，C；,(B)+(C),B)（2）,SUB A，H；,(AC)-(H)AC)解：先画出相应指令的流程图，然后将图中每一步数据通路操作,分解,成相应的微操作，再,写出,同名的微命令即可。,控制信号举例：,图9.4,在此基础上再加,B、C、D、E、H、L,六个寄存器，连法和控制信号定义方式与图中其它寄存器一样。,CU,IR,IR,i,时钟源,PC,MAR,MDR,PC,i,PC,o,MAR,i,MDR,i,MDR,o,AC,AC,i,AC,o,Y,Y,i,ALU,ALU,i,Z,Z,o,控制信号,控制信号,地址线,数据线,存储器,R,W,+1,CPU内部总线,（1）,ADD B，C,指令流程及微命令序列如下：,OP=？,PCMAR,MM读,PC+1 PC,MDR IR,ADD,PC,o,，MAR,i,1,R,+1,（图中未标出，,可与前一步并行）,MDR,o,，IR,i,B,o,，Y,i,C,o,，ALU,i,，+Z,o,，B,i,ADD,B,Y,Z,B,（Y）+（C）,Z,（2）,SUB A，H,指令流程及微命令序列如下：,OP=？,PCMAR,MM读,PC+1 PC,MDR IR,SUB,PC,o,，MAR,i,1,R,+1,（图中未标出，,可与前一步并行）,MDR,o,，IR,i,H,o,，Y,i,AC,o,，ALU,i,，,Z,o,，AC,i,SUB,H,Y,Z,AC,（AC）,（H）,Z,12.CPU结构同上题，写出完成下列指令所需的全部微操作和,控制信号,（包括取指令）。（1）寄存器间接寻址的无条件转移指令“JMP B”。（2）间接寻址的存数指令“STA X”。解：解题方法步骤同上题。（1）“JMP B”指令的流程图和全部微操作,控制信号,如下：,“,JMP B,”指令流程图及微命令序列：,PC,o,，MAR,i,1,R,+1（图中未标出，,可与前一步并行）,MDR,o,，IR,i,B,o,，PC,i,注：,指令中,B,为寄存器名。,OP=？,PCMAR,MM读,PC+1 PC,MDR IR,JMP,B PC,（2）“STA X”指令流程图及微命令序列如下：,PC,o,，MAR,i,1,R,+1,（图中未标出，,可与前一步并行）,MDR,o,，IR,i,I=1？,PCMAR,MM读,PC+1 PC,MDR IR,Y,转间址操作,MDR,o,，MAR,i,1,R,MDR,o,，MAR,i,AC,o,，MDR,i,1,W,注：,指令中,X,为形式地址,间址操作,X(MDR),MAR,MDR,MAR,MM读,OP=?,STA,AC,MDR,MM写,13.设CPU内部结构如图9.4所示，此外还设有R,1,R,4,四个寄存器，它们各自的,输入和输出端,都与内部总线相通，并分别受控制信号,控制,（如R,2i,为寄存器R,2,的输入控制；R,2o,为寄存器R,2,的输出控制）。要求从取指令开始，写出完成下列指令所需的全部微操作和,控制信号,。（1）,ADD R,2,，R,4,；,（(R,2,)+(R,4,),R,2,，寄存器间接寻址）（2）,SUB R,1,，mem；,（(R,1,)-(mem)R,1,，存储器间接寻址）解：解题方法步骤同第11题。（1）“,ADD R,2,，R,4,”指令的流程图和全部微操作,控制信号,如下：,“,ADD R,2,，R,4,”指令的流程图和全部微操作命令：,OP=？,PCMAR,MM读,PC+1 PC,MDR IR,ADD,PC,o,，MAR,i,1,R,+1,（图中未标出，,可与前一步并行）,MDR,o,，IR,i,R,2o,，Y,i,R,4o,，MAR,i,1,R,MDR,o,，ALU,i,，+Z,o,，R,2i,ADD,R,2,Y,Z,R,2,(Y)+(MDR),Z,R,4,MAR,MM读,（2）,SUB R,1,，mem,指令流程图和全部微命令如下：,I=1？,PCMAR,MM读,PC+1 PC,MDR IR,转间址操作,PC,o,，MAR,i,1,R,+1（图中未标出，,可与前一步并行）,MDR,o,，IR,i,MDR,o,，MAR,i,1,R,R,1o,，Y,i,MDR,o,，ALU,i,，,Z,o,，R,1i,SUB,R,1,Y,Z,R,1,(Y),(MDR),Z,间址操作,mem(MDR),MAR,MM读,OP=?,14.设单总线计算机结构如,图9.5,所示，其中M为主存，,XR,为变址寄存器，EAR为有效地址寄存器，LATCH为锁存器。假设指令地址已存于PC中，画出“,LDA*D,”和“,SUB D(XR),”指令周期信息流程图，并列出相应的控制信号序列。说明：（1）“,LDA*D,”指令字中*表示相对寻址，,D,为相对位移量。（2）“,SUB D(XR),”指令字中,D,为形式地址。（3）寄存器的输入和输出均受控制信号控制，例如，,PC,i,表示PC的输入控制信号，,MDR,o,表示MDR的输出控制信号。（4）凡是需要经过,总线,实现寄存器之间的传送，需在流程图中注明，如,PC,BusMAR,，相应的控制信号为,PC,o,和MAR,i,。,（1）“,LDA*D,”指令周期流程图及控制信号序列：,PC,o,，,MAR,i,R/-W=,R,（MAR、MDR与M直连，故不需控制）,MDR,o,，,IR,i,+1,（图中未标出，,可与前一步并行）,OP=？,PCBus,MAR,M(MAR)MDR,PC+1,PC,MDR Bus,IR,LDA,PC,o,，IR,o,，+，EAR,i,EARo，MARiR/-W=RMDR,o,，ACC,i,LDA,PC+D(IR),EAR,MDR,Bus,ACC,EAR,Bus,MAR,M(MAR),MDR,（2）“,SUB D(XR),”指令周期流程图及控制信号序列：,PC,o,，,MAR,i,R/-W=,R,（MAR、MDR与M直连，故不需控制）,MDR,o,，,IR,i,+1,（图中未标出，,可与前一步并行）,OP=？,PC Bus,MAR,M(MAR)MDR,PC+1,PC,MDR Bus,IR,SUB,XR,o,，IR,o,，+，EAR,i,EAR,o,，MAR,i,R/-W=R,MDR,o,，ACC,o,，K,i,=LATCH,i,LATCH,o,，ACC,i,注：,设,MDR,通过总线可直达,ALU,右输入端。,SUB,XR+D(IR),EAR,LATCH,BusACC,EAR,Bus,MAR,M(MAR),MDR,ACC,MDR,LATCH,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,