数字集成电路英文课件：Chapter 4 电阻负载型反相器的设计.ppt

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,*,单击此处编辑母版标题样式,*,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,1,4.2,电阻负载型反相器的设计,-3 V,OL,当,V,in,=V,OH,V,DD,时，,NMOS,导通，晶体管将工作于线性区，此时流过电阻及驱动管的电流相等，反相器的输入电压为,V,OH,，输出电压为,V,OL,由于,V,OL,很小，可忽略,V,OL,的平方项及,V,OL,/E,C,L,，上式可改写为,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,2,4.2,电阻负载型反相器的设计,-4,深线性区,当,V,in,=V,OH,V,DD,时，由于,V,DS,面积增加,增大,R,L,，会使得输出负载电容的充电时间增加,(,=RC),，上升速度变慢,增大,k,，会使得输出负载电容的放电时间减小，下降速度变快,R,L,增加，相同输入电压情况下,V,out,下降更多，过渡区宽度变窄。,V,OUT,V,IN,R,L,增大,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,4,4.2,电阻负载型反相器的设计,-6 V,IL,与,V,IH,的定义,噪声容限,V,IL,与,V,IH,定义为,在反相器中，随着输入电压,V,in,的增加，输出,V,out,将会减少，输出电压的变化与输入电压相反，因而上式为负数,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,5,4.2,电阻负载型反相器的设计,-7 V,IL,当,V,in,=V,IL,时，输出电压为高电平，接近,V,DD,，驱动管中,V,DS,V,GS,-V,T,，其工作在饱和区，因此,V,IL,仅比,V,T,略大一些。,为增大输入低电平时的噪声容限,NM,L,，也就是增大,V,IL,，需减少,k,与,R,L,，但这会使得,V,OL,增加，很难显著改善,NM,L,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,6,4.2,电阻负载型反相器的设计,-8 V,IH,当,V,in,=V,IH,时，输出电压为低电平，接近,0,，驱动管中,V,DS,V,gs,-V,T,，因而其工作在饱和区,迭代可计算得到,V,S,的值。基于,V,S,、,V,IL,、,V,OL,、,V,IH,与,V,OH,，可绘出反相器的电压传输特性图,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,8,4.2,电阻负载型反相器的设计,-10,例,4.2,对于以下给定参数，确定其多源噪声容限：,解答：,V,OL,低于阈值电压，故器件工作在线性区,V,IL,略高于阈值电压，因而器件肯定工作在饱和区,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,9,4.3 NMOS,晶体管作为负载器件,-1,概论,电阻占用大量芯片面积,=MOS,数字集成电路中几乎不用电阻器作为负载,可采用,NMOS,作为上拉（负载）器件，其栅漏极连接在一起，器件仅有饱和与截止状态，衬底接地。,上拉器件可给输出负载电容充电，下拉（反相）器件可给输出负载电容放电,上拉与下拉器件的尺寸比例决定了输出电压的大小，因而被称为有比器件。电路设计中，需要合理的设计有比反相器的器件尺寸。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,10,4.3 NMOS,晶体管作为负载器件,-2 V,OH,当,V,in,输入低电平时，下拉器件截止，流过两个器件的电流约等于,0,，因而：,饱和负载反相器的输出高电平最高只能到达,V,DD,-V,TL,。由于负载器件的,V,SB,并不为,0,，受衬底偏置效应的影响，负载器件的,V,TL,将上升为：,此时，上拉器件的,V,SB,=V,OH,=V,DD,-V,TL,由于,V,OH,=V,DD,-V,TL,0.75V,，该值作为下级的栅输入太小，因而使用低电源电压很难设计出能够在安全噪声容限范围内正常工作的电路。早期,MOS,电路需要高电源电压。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,11,4.3 NMOS,晶体管作为负载器件,-4,当反相器输入为高电平,V,OH,时，输出为低电平,V,OL,，流过两个器件的电流相等，上拉器件工作在饱和区，反相器件工作在线性区，因而：,K,R,为反相器的比例因子，若想降低输出低电平,V,OL,，则需要增加,K,R,，但这会使得电路面积增大。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,12,4.3 NMOS,晶体管作为负载器件,-5,K,R,增加，,V,OL,减小，过渡区变窄。,K,R,增加，可使上拉器件宽长比变小,=,为保持相同输入电压条件下电流恒定，上拉器件的,V,DSL,变大，,V,OL,=V,DD,-V,DSL,变小,可使下拉器件宽长比变大,=,为保持相同输入电压条件下电流恒定，下拉器件的,V,DSI,变小，,V,OL,=V,DSI,变小,V,OUT,V,IN,K,R,增大,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,13,4.3 NMOS,晶体管作为负载器件,-6,例,4.5,设计一个饱和增强型负载反相器，使得输入为,V,DD,时输出低电平为,V,OL,=0.1V,，,L=100nm,，其他参数为：,解答：,书上结果为,K,R,=1.7,，,W,I,=170nm,，结果差异是因为上面的解答忽略了速度饱和效应。注意，当,V,OL,=0.1V,时，上拉器件的衬底偏置效应已经很不明显了，可忽略。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,14,4.3 NMOS,晶体管作为负载器件,-7,线性增强型负载,为提高输出高电平,V,OH,，将上拉器件的栅极连接到一个高于,V,DD,的直流电压,V,GG,上,V,GG,V,DD,+V,TL,(V,DD,),输出高电平为,V,OH,=V,DD,长沟器件使用该结构，上拉器件一定工作在线性区；但在短沟器件中，考虑速度饱和效应，输出为低时器件饱和。,缺点：额外的电压源，所需要的,K,R,较饱和负载反相器大（以满足,V,OL,的要求），输出为低时存在直流功耗,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,15,4.4,互补,MOS,（,CMOS,）反相器,-1,以上反相器在噪声容限（,V,OH,、,V,OL,）和功耗方面（低电平输出时有直流功耗）都有所不足,由,PMOS,和,NMOS,所组成的互补型电路称之为,CMOS,（,Complementary Metal Oxide semiconductor Transistor,，互补型金属氧化物半导体晶体管）,CMOS,电路已成为数字集成电路设计的主流，其最大特点之一即为低功耗，,V,OH,=V,DD,，,V,OL,=0,。,CMOS,反相器由一个,NMOS,和一个,PMOS,所组成，输入端连接至两个晶体管的栅电极，而输出端则连接两个晶体管的漏极。,PMOS,的源端接电源电位，而,NMOS,的源端接地。,PMOS,的衬底接,V,DD,，,NMOS,的衬底接地，无衬底偏置效应。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,16,4.4,互补,MOS,（,CMOS,）反相器,-2,当,V,in,输入高电平时，,NMOS,导通，而,PMOS,截止（,|V,in,-V,DD,|V,tp,|),，因而,V,OH,V,DD,，输出高电平。流过两个晶体管的电流仅为,NMOS,的泄漏电流。,由于,V,OL,0,，,V,OH,V,DD,，具有很大的噪声容限,在输入为,0,或,1,时，两个,MOS,管中总是一个截止一个导通，没有从,V,DD,到,V,SS,的直流通路，惟一稳定的电流是晶体管的泄漏电流和亚阈电流，电路静态电流和功耗（微瓦）几乎为,0,。,CMOS,反相器为无比电路，其输出低电平与宽长比无关。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,17,4.4,互补,MOS,（,CMOS,）反相器,-3,V,in,=0,时，,N,管截止，,P,管线性区，,V,OH,=V,DD,V,TN,V,in,V,out,+V,TP,:,N,管,:V,in,-V,TN,|V,ds,|=(V,DD,-V,out,),线性区,V,out,+,V,TP,V,in,V,out,+V,TN,:,N,管,:V,in,-V,TN,V,out,饱和区,P,管,:,|V,gs,-V,TP,|=(V,DD,-V,in,+V,TP,)V,out,+V,TN,:,N,管,:V,in,-V,TN,V,out,线性区,P,管,:|V,gs,-V,TP,|V,DD,+V,TP,:P,管截止，,V,out,=0,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,18,4.4,互补,MOS,（,CMOS,）反相器,-4,截止,线性,V,DD,+V,TP,V,i,V,DD,饱和,线性,V,O,+V,TN,V,i,V,DD,+V,TP,饱和,饱和,V,O,+V,TP,V,i,V,O,+V,TN,线性,饱和,V,TN,V,i,V,O,+V,TP,线性,截止,0,V,i,V,TN,P,管,N,管,输入电压范围,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,19,4.4,互补,MOS,（,CMOS,）反相器,-5,阈值转换点,V,S,=V,in,=V,out,，两管均工作在饱和区：,因为,V,S,V,DD,/2,，忽略速度饱和效应，上式可修正为,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,20,4.4,互补,MOS,（,CMOS,）反相器,-6,增大,（,增大,NMOS,的宽长比），,V,S,变小，转换电平向左移动；减小,（增大,PMOS,的宽长比），,V,S,变大，转换电平向右移动,例：,W,P,变化对反相器,V,S,的影响,降低,W,P,将降低,V,S,，,并使得,VTC,向左移动,W,P,减小，,PMOS,电流减小，为维持相同输入电压情况下的电流，,PMOS,的源漏电压加大，,V,out,减小的更多，,VTC,向左漂移,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,21,4.4,互补,MOS,（,CMOS,）反相器,-7,当,V,in,=V,IL,时，,NMOS,处于饱和区，,PMOS,处于线性区：,(2),式中,V,IL,取决于,V,out,的大小，可联解,(1),、,(2),得到,V,IL,与,V,out,的值,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,22,4.4,互补,MOS,（,CMOS,）反相器,-8,当,V,in,=V,IH,时，,NMOS,处于线性区，,PMOS,处于饱和区：,(2),式中,V,IH,取决于,V,out,的大小，可联解,(1),、,(2),得到,V,IH,与,V,out,的值,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,23,4.5,伪,NMOS,反相器,-1,标准,CMOS,推挽结构需要两倍于输入端数量的晶体管来实现多输入门,为节省面积，采用伪,NMOS,结构，该结构与,NMOS,负载的区别在于：伪,NMOS,结构的上拉器件为栅极接地的,PMOS,，该,PMOS,始终处于导通状态。,NMOS,导通时，伪,NMOS,结构的两个器件会产生分压，输出低电平取决于器件的宽长比，为有比电路。输出低电平时，消耗静态功率，与其他,NMOS,结构相似。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,24,4.5,伪,NMOS,反相器,-2,当输入低电平时，,NMOS,截止，,PMOS,处于线性区，此时：,当输入高电平时，,NMOS,导通并处于线性区，,PMOS,饱和，则：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,25,4.6,反相器的尺寸确定,-1,器件尺寸的选择必须在延时、功耗、面积和噪声容限之间折中考虑,CMOS,反相器的静态功耗很小，因而主要根据延时来确定其器件尺寸,伪,NMOS,反相器的器件尺寸取决于其所需的,V,OL,（噪声容限）及延时,简单的延时模型：,t,PHL,：从高到低的传输延时,t,PLH,：从低到高的传输延时,给反相器加一个阶跃输入，并在,电压值,50%,时测量输出传输延迟时间,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,26,4.6,反相器的尺寸确定,-2,阶跃输入的输出响应是指数波形，当输出电平从高下降时，输出负载电容通过下拉器件放电，因而反相器的导通电阻,R,eff,=R,N,，输出为：,当输出电平从低上升时，输出负载电容通过上拉器件充电，因而反相器的导通电阻,R,eff,=R,P,。，输出为：,两种情况下，,V,out,变为,0.5V,DD,的点为：,宽度越大，导通电阻越小，延时越少，但耗费芯片面积,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,27,4.6,反相器的尺寸确定,-3,确定,CMOS,反相器和伪,NMOS,反相器的尺寸,CMOS,：,t,PHL,=t,PLH,伪,NMOS,：,t,PHL,50ps;V,OH,=1.2V,V,OL,=0.1V;,最小直流功耗，最小面积,解答：伪,NMOS,反相器为有比电路，必须先考虑,V,OL,：,由于,PMOS,宽长比小，伪,NMOS,的,t,PLH,将远超过,100ps,，但节省面积,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,28,4.7,三态反相器,三态反相器除可呈现出输出高电平和低电平外，还可呈现出高阻状态。,当,EN=1,时，中间的,NMOS,和,PMOS,导通，该电路与普通,CMOS,电路一样,当,EN=0,时，中间的,NMOS,和,PMOS,截止，输出进入高阻（高,Z,）状态，反相器的输入信号不能控制输出状态。,这是为了让多个控制器控制一条总线而采用的，通过,EN,信号，在一个时间段，只能有一个驱动器控制该条总线。,