数字电子技术：第五章 组合逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,相关知识回顾：,逻辑运算,逻辑门,第五章 组合逻辑电路,与,或,非,异或,同或,非门,与门,或门,与非门,或非门,异或门,同或门,本章任务：,1.,组合逻辑电路的分析与设计,2.,常用组合逻辑模块的使用,由逻辑,门组成,(2),学习常用中规模集成模块,(3),了解电路中的竞争和冒险现象,本章重点,(1),掌握,分析,和,设计,组合电路,的基本方法,加法器 比较器,译码器 编码器,选择器 分配器,本章基本内容,(1),电路分析与设计经典的方法,(2),常用组合逻辑模块的灵活应用,第五章 组合逻辑电路,第一节 组合电路的分析和设计,第五节 奇偶检验电路,第六节 模块化设计概述,第七节 组合电路中的竞争与冒险,第二节 算术逻辑运算及数值比较组件,第三节 译码器和编码器,第四节 数据选择器和数据分配器,小结,一、组合电路,二、组合电路的分析,三、组合电路的设计,第一节 组合电路的分析和设计,请大家参考讲义：,P275333 5-1,数字电路系统的基本分析概念，,5-2,组合逻辑电路,(,系统的逻辑）分析。,一、组合电路,输入：,逻辑关系：,F,i,=f,i,(X,1,、,X,2,、,、,X,n,)i=(1,、,2,、,、,m),特点：,电路由,逻辑门,构成；,不含记忆元件；,输出,无反馈,到输入的回路；,输出与电路,原来状态无关。,输出：,X,1,、X,2,、,、,X,n,F,1,、F,2,、,、,F,m,数字电路系统的基本分析概念,数字电路系统的基本逻辑功能结构，即逻辑图真值表逻辑表达式,实现数字逻辑系统的数字电路又叫物理模型,从物理模型和逻辑模型中提炼出来的基本参数：频率、时序、电平、负载即,测试参数。,理想数字电路（与电器特性参数无关）的逻辑功能描述,主要是指逻辑电平的高低，脉冲特性分析。,电路确定之后，对信号的条件要求及信号确定后对电路的要求。,讲义,P275,数字电路系统的基本分析概念,数字电路系统分析,数字电路分析,数字逻辑分析,给定数字系统分析其逻辑功能,进行输入输出信号，电路参数，延时等分析。,系统仿真分析,使用,EDA,软件对系统的,物理模型,和,逻辑模型,进行分析、设计、测试的统称。,物理模型仿真的优点是具有直观性，适合于分析电路的行为和参数特性,以及参数特性对行为特性的影响,。,属于底层仿真。,逻辑模型仿真不考虑器件的物理参数特性，只按照逻辑图、真值表或逻辑函数系统的逻辑行为仿真。属于高层仿真。,通过对逻辑模型的分析，可以得到数字逻辑系统的逻辑行为特性以及时间相关参数特性,。,即得到系统的逻辑结构和各逻辑变量之间的逻辑关系，也包括各逻辑变量之间的时序关系,。,属于电气特性分析，即数字电路输入端的电气参数特性以及延迟效应。电气参数特性与逻辑行为特性的关系。,二、组合电路的逻辑分析,分析已知逻辑电路功能,步骤,：,输出函数,表达式,简化函数,真值表,描述电路,功能,已知组合电路,讲义,P297,逻辑图模型,（电路图）,例：,试分析右图所示逻辑电路的功能,。,因此该电路为,少数服从多数,电路，,称表决电路。,解：（,1,）由电路图得逻辑表达式,（,2,）由逻辑表达式得真值表,A B C F,0 0 0 0,0 0 1 0,0 1 0 0,0 1 1 1,1 0 0 0,1 0 1 1,1 1 0 1,1 1 1 1,真值表,（,3,）功能分析：,多数输入变量为,1,，输出,F,为,1,；,多数输入变量为,0,，输出,F,为,0,。,例：,试分析下图所示逻辑电路的功能。,解：（,1,）由电路图得 表达式,（,2,）列出 真值表,自然二进制码,格雷码,B3B2B1B0 G3G2G1G0,0 0 0 00 0 0 0,0 0 0 1 0 0 0 1,0 0 1 0 0 0 1 1,0 0 1 1 0 0 1 0,0 1 0 0 0 1 1 0,0 1 0 1 0 1 1 1,0 1 1 0 0 1 0 1,0 1 1 1 0 1 0 0,1 0 0 0 1 1 0 0,1 0 0 1 1 1 0 1,1 0 1 0 1 1 1 1,1 0 1 1 1 1 1 0,1 1 0 0 1 0 1 0,1 1 0 1 1 0 1 1,1 1 1 0 1 0 0 1,1 1 1 1 1 0 0 0,（,2,）列出 真值表,（,1,）由电路图得表达式,本电路是自然二进制码至格雷码的转换电路,。,（,3,）分析功能,注意：利用此式时对码位序号大于（,n-1,）,的位应按,0,处理，如本例码位的最大序号,i=3,，故,B,4,应为,0,，才能得到正确的结果。,推广到一般,，将,n,位自然二进制码转换成,n,位格雷码,：,G,i,=B,i,B,i+1,（,i=0,、,1,、,2,、,、,n-1,）,自然二进制码至格雷码的转换,例,5-2-7,某数字电路的逻辑图如图,5-2-23,所示，试判断该电路的逻辑功能。,K,0,=,A,解：,1.,写出表达式,2.,列写真值表,不难看出，输出是两位的,BCD,码，而输入是自然二进制码。,3.,功能描述,例,5-2-3,使用数字电路实现的组合逻辑如图,(a),所示,。设输入信号的理想波形如图,(b),所示,绘制考虑电路延迟时的输出信号波形，电路延迟时间为,D,。,AB,F,解：,组合逻辑电路系统的设计包括两个方面：,一是建立逻辑模型,，,二是用数字电路实现逻辑模型,。,根据工程问题提出的要求和条件，确定输入信号（逻辑变量）和输出信号；建立逻辑关系真值表；得出简化的逻辑表达式。,需要考虑以下问题：,（,1,）,电路电气特性,（主要是延时特性）的要求。数字逻辑模型是一个理想模型。由于数字电路固有的延迟特性以及逻辑电平特性等原因，不一定能完全实现理想逻辑系统，特别是延迟特性会引起冒险和竞争。所以，在用数字电路实现理想逻辑系统时，必须对数字电路器件的电气特性提出相应的要求。,（,2,）,数字电路实现方法的要求,，,要实现的数字电路的结构与逻辑模型直接相关，电路结构不同，逻辑模型的描述也不同。例如，同样一个逻辑功能，用不同的数字电路来实现其逻辑表达式的形式是不同的。因此，实现逻辑模型时，一定要针对所选用的具体数字电路进行,-,表达式形式转换。,三、组合电路的设计,讲义,P401430,三、组合电路的设计,步骤：,根据要求设计出实际逻辑电路,确定输入、输出,列出真值表,写出表达式,并简化,画逻辑电路图,形式变换,根据设计所用,芯片要求,选择所需,门电路,根据设,计要求,分析题意，将设计,要求转化为逻辑关,系，这一步为设计,组合逻辑电路的关键,讲义,P401430,例,1,：,半加器的设计,解：（,1,）半加器真值表,（,2,）输出函数,输入 输出,被加数,A,加数,B,和,S,进位,C,0 0 0 0,0 1 1 0,1 0 1 0,1 1 0 1,分析：半加器是将两个一位二进制数相加求得和及向高,位进位的电路。因此，有,两个输入,（加数与被加,数）及,两个输出,（和与进位）。,设被加数和加数分别为,A,和,B,，,和与进位分别为,S,、,C,，,真值表为：,（,3,）逻辑图,（,4,）逻辑符号,（,2,）输出函数,由表达式知，若无特别要求，用一个异或门,和一个与门即可实现半加器电路。电路图为：,半加器逻,辑符号,将用,“异或”门,实现的半加器改为用,“与非”门,实现,函数表达式变换形式：,用“与非”门实现半加器逻辑图如图所示：,全加器是实现,例,2,：全加器的设计。,学生自己完成逻辑电路,全加器逻辑符号,全加器真值表,输入 输出,A,i,B,i,C,i,S,i,C,i+1,0 0 0 0 0,0 0 1 1 0,0 1 0 1 0,0 1 1 0 1,1 0 0 1 0,1 0 1 0 1,1 1 0 0 1,1 1 1 1 1,一位二进制数,一位二进制数,低位来的进位,相加,和,高位进位,解：,请同学自己画逻辑图,MSI,器件中的,74183,就是具有两个,1,位全加器的数字集成电路器件。,74183,的引脚图、逻辑符号如下图所示,。,例,3,：,试将,8421BCD,码转换成余,3BCD,码。,8421,码 余,3,码,B3 B2 B1 B0 E3 E2 E 1 E0,0 0 0 0 0 0 0 1 1,1 0 0 0 1 0 1 0 0,2 0 0 1 0 0 1 0 1,3 0 0 1 1 0 1 1 0,4 0 1 0 0 0 1 1 1,5 0 1 0 1 1 0 0 0,6 0 1 1 0 1 0 0 1,7 0 1 1 1 1 0 1 0,8 1 0 0 0 1 0 1 1,9 1 0 0 1 1 1 0 0,10 1 0 1 0,11 1 0 1 1,12 1 1 0 0,13 1 1 0 1,14 1 1 1 0,15 1 1 1 1,（,2,）卡诺图,（,1,）真值表,（,2,）卡诺图,（,3,）表达式,（,4,）电路图,（,3,）表达式,8,421BCD码,余3码,例,4:,试用,PLA,实现四位自然二进制码转换成四位格雷码。,（,1,）设四位自然二进制码为,B,3,B,2,B,1,B,0,，,四位格雷码为,G,3,G,2,G,1,G,0,，,其对应的真值表如下表所示。,NO,B,3,B,2,B,1,B,0,G,3,G,2,G,1,G,0,0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,0 0 0 0,0 0 0 1,0 0 1 1,0 0 1 0,0 1 1 0,0 1 1 1,0 1 0 1,0 1 0 0,1 1 0 0,1 1 0 1,1 1 1 1,1 1 1 0,1 0 1 0,1 0 1 1,1 0 0 1,1 0 0 0,根据表列出逻辑函数并简化，得最简输出表达式如下：,解：,（,2,）转换器有四个输入信号，化简后需用到,7,个不同的乘积项，组成,4,个输出函数，故选用四输入的,74PLA,实现，下图是四位自然二进制码转换为四位格雷码转换器,PLA,阵列图。,7项,右图仅用了七个乘积项，比,PROM,全译码少用,9,个，实现的逻辑功能是一样的。从而降低了芯片的面积，提高了芯片的利用率，所以用它来实现多输入、多输出的复杂逻辑函数较,PROM,有优越之处。,PLA,除了能实现各种组合电路外，还可以在或阵列之后接入触发器组，作为反馈输入信号，实现时序逻辑电路。,4,个,输出,与阵列,或阵列,四个自然二进制码输入,七个乘积项,G,3,=B,3,G,0,=B,1,B,0,+B,1,B,0,组合电路设计实例,例,6-2-2,用双输入的与非门实现逻辑表达式,解：,根据给定的基本逻辑门电路实现简化后的逻辑表达式。本例要求用双输入与非门实现逻辑表达式，可以把逻辑表达式改写为由与非关系组成的表达式：,例,6-2-11,设计一个,4-2,优先编码器设计，输入的待编码信号为低 电平有效。,(1),确定输入输出变量,根据题意可知,需要,4,个数据输入线，令其编号为,K,0,-,K,3,，,K,0,的优先级最低，,K,3,的优先级最高，两条数据输出线,AB,（,其中,A,为最低位），输入为地电平有效，输出信号为高电平有效。设计要求是，当有两个或两个以上输入信号同时为,0,时，选择编号最大的,0,作为输入。,根据上述分析可以得到真值表如图,6-2-19,所示。在真值表中，为了体现优先编码的原则，当高位输入有效时忽略低位输入，这时的低位信号用,d,表示。同时，当没有输入时输出为,00,，所以，还需要一位判别有无输入位,P,。,图,6-2-19 4-2,优先编码真值表,（,2,）,列出系统真值表,解：,（,3,）列写每个输出的逻辑表达式,（,4,）,设计数字电路的逻辑结构,(,逻辑电路图,),对上述得到的逻辑表达式用逻辑门电路实现，就可以得到,4-2,优先编码的数字电路逻辑结构，如右图所示。,第二节,算术逻辑运算及数值比较器模块,一、加法器,（,一）加法器的功能与分类,功能：,实现,N,位二进制数相加,按实现方法分类,：串行进位加法器,超前进位加法器,讲义,P299,（,1,）串行进位加法器,如图：用全加器实现,4,位二进制数相加。,低位全加器进位输出,高位全加器进位输入,注意：,CI,0,=0,和,进位,（,2,）超前进位加法器,进位位直接由加数、被加数和最低位进位位,CI,0,形成。,直接形,成进位,四位加法器的逻辑符号,(,a),逻辑符号,CO,CI,0,3,P,0,3,Q,0,3,A,B,C,0,Y,C,4,74LS283,逻辑符号,N,位加法运算、代码转换、减法器、十进制加法。,（二）加法器的应用,例,1,：试用四位加法器实现,8421BCD,码至余,3BCD,码的转换。,解：余,3,码比,8421,码多,3,，因此,可用四位二进制加法器实现代,码的转换。,A,3,-A,0,：8421码,B,3,-B,0,：0011（3）,CI,0,：0,P320,例,2,某数字电路的逻辑图如图所示，试判断该电路的逻辑功能。,答：该电路是,8,位二进制数加法器,例,3,某数字电路的逻辑图如图,下,所示，试判 断该电路的逻辑功能。,(a)4,位无符号减法器电路,(b)4,位无符号加,/,减法器电路,输入,A,（,a,3,a,2,a,1,a,0,）,B(b,3,b,2,b,1,b,0,),：,输出（,F,A B,）,=1,；,二、数值比较器,（一）功能：能对两个相同位数的二进制数进行比较的器件。,（,1,）逻辑符号：,A,：,四位二进制数输入（,3,为高位）,AB,、,A b,、,a b,、,a=b,：,控制输入端，,高有效。,（,2,）逻辑功能：,B,：,四位二进制数输入（,3,为高位）,A,（,a,3,a,2,a,1,a,0,）,B(b,3,b,2,b,1,b,0,),：,（,F,A B,）,=1,；,A,（,a,3,a,2,a,1,a,0,）,=B(b,3,b,2,b,1,b,0,),：,由控制输入决定。,讲义,P312,（二）比较器的应用,例,1,：八位二进制数比较。,例,2,：用比较器构成由,8421BCD,码表示的一位十进制数四舍五入电路。,解,:A,3,A,0,：,8421BCD,码,解：,位扩展,，用两片,4,位比较器，,低位的输出与高位的控制输入连接。,B,3,B,0,：,0,100,（,十进制数,4,）,A,B,：,输出端用于判别。,提问：六位二进制数比较器的实现？,见P327,F,三、逻辑运算器,图,5-2-14 4,位逻辑运算器,74381,的逻辑符号、引脚图及功能表,这里 和 是先行进位输出端，,=0,表示进位输出，,=0,表示有进位产生。利用这两个信号，可以用相应的组合逻辑电路产生快速进位。,第三节 译码器和编码器,（特定含义：规则、顺序）,二进制代码,某种信息,译 码,编 码,译码器,把二进制代码表示的信息翻译成对应的高电平或低电平信号,在数字系统中将某种信息用二进制代码表示称为编码。换言之，按照约定的编码规则对输入数据进行编码。,编码器,一、译码器,（,一）二进制译码器,二进制译码器输入输出满足：,m,=2,n,译码输入 译码输出,a1 a0 y0 y1 y2 y3,0 0,1,0 0 0,0 1 0,1,0 0,1 0 0 0,1,0,1 1 0 0 0,1,2,位二进制译码器,如：,24,译码器,38,译码器,410,译码器,译码输入 译码输出,a1 a0 y0 y1 y2 y3,0 0,0,1 1 1,0 1 1,0,1 1,1 0 1 1,0,1,1 1 1 1 1,0,2,位二进制译码器,译码输入：,n,位,二进制,代码,译码输出,m,位：,一位为,1,，其余为,0,或一位为,0,，其余为,1,74LS139,见P307,74LS138,把二进制代码表示的信息翻译成对应的高电平或低电平信号,（二）十进制译码器,又称：,二,十进制译码器,或：,410,译码器（见讲义,P307,）,二,-,十译码器输入端的后,6,种编码组合，有两种处理方法：不完全译码和完全译码。,译码输入，二进制编码,0-7,依次对应,8,个输出。,38,译码器,(74LS138),八个输出端，低电平有效。,译码状态下，相应输出端为；,禁止译码状态下，输出均为。,S,1,、,使能输入,与,逻辑。,EN=1,（,EN=0,，,禁止译码，输出均为。,),，,译码。,A,0,A,2,图,5-2-47 3,线,-8,线变量译码器（,74138,）的功能表,使能端的两个作用：,（,1,）消除译码器输出尖峰干扰,EN,端正电平的出现在,A,0,-A,2,稳定之后；,EN,端正电平的撤除在,A,0,-A,2,再次改变之前。,（,2,）逻辑功能扩展,例：用,38,译码器构成,416,译码器。,避免,A,0,-A,2,在变化过程中引起输出端产生瞬时负脉冲。,例：用,38,译码器,构成,416,译码器。,X,0,-X,3,：,译码输入,E,：,译码控制,E=0,，,译码,E=1,，,禁止译码,X3-X0：0000-0111，,第一片工作,X3-X0：1000-1111,第二片工作,000-111,译码输入,0,0,1,0,0,0,000-111,译码输入,1,0,1,0,0,1,P324,例：,试用,CT74LS138,和与非门构成一位全加器。,解,:,全加器的最小项表达式应为,（三）译码器的应用,S,i,=,C,i+1,=,（四）数字显示译码器,1.,七段数码管,2.,七段显示译码器,共阴极,共阳极,：,高电平亮,：,低电平亮,每一段由一个发光二极管组成。,输入：二,十进制代码,输出：译码结果，可驱动相应的七段数码管显示正确的数字。,讲义,P310,七段译码器,CT7447,D,、,C,、,B,、,A,：,BCD,码输入信号。,a,g,：,译码输出，低电平有效。,（）熄灭信号输入。低电平时，输出,a,g,均为高电平（全灭）；,（）灭零输出信号。,=0,时，,=0。,：试灯信号输入。当,=1,（无效）时，,=0且,不论,D,A,状态如何，,a,g,七段全亮。,熄灭信号输入,/,灭零输出信号,：灭零输入信号（不显示，其它数码正常显示）。,=0（,=,）时，不显示数码,0,。,7448,的功能表是输出高电平有效，,7447,是低电平有效,例题,如右图三位二进制编码器（,8,线,3,线编码器）。,二、编码器,优先编码,功能：输入,m,个代码；,输出,n,位,二进制,代码（,m2,n,）。,优先编码器允许几个输入端,同时,加上信号，电路只对其中,优先级别最高的信号进行编码,。,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出。,（一）二进制编码器,将输入信号编成二进制代码的电路，,任何时刻只允许一个输入端有信号输入。,讲义,P302306,8,线,3,线优先编码器,CT74LS148,编码输出,编码输入,使能输入,使能输出,扩展输出,：编码输出端。,：使能输入端；,时，编码，,时，禁止编码。,：使能输出端，编码状态下（,=0,），,若无输入信号，,=0。,：扩展输出端，编码状态下（,=0,），,若有输入信号，,=0。,管脚定义：,：输入，低电平有效，优先级别依次为,。,讲义上用 表示,讲义上用,E,O,表示,讲义上用 表示,BCD,优先编码器,CT74LS147,BCD,优先编码是指,9,线,-4,线优先编码，使用的编码规则是,BCD,编码规则。,9,个输入正好对应,BCD,码的,0001,到,1001,，用,9,个输入均无效表示第,0,个输入，编码为,0000,。如果用,BCD,码的反码表示输出，则逻辑符号、引脚图和功能表如图,5-2-20,所示。,（,二）编码器的应用,（,3,）第一片工作时,编码器输出：,0000-0111,第二片工作时,编码器输出,:1000-1111,解：（,1,）编码器输入,16,线,用两片,8-3,线编码器，高位为第 一片，低位为第二片。,高位,低位,（,2,）实现优先编码：高位选通输出与低位控制端连接。,例：,用,8-3,线优先编码器,CT74LS148,扩展成,16,线,-4,线编码器。,P323,第四节 数据选择器和数据分配器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,P313,发送端,，并,串,接收端,，串,并,一、数据选择器,（一）分类：二选一、四选一、八选一、十六选一。,双四选一数据选择器,CT74LS153,使能端,输出端,数据,输入,公用控,制输入,讲义,313,双四选一数据选择器,CT74LS153,逻辑表达式,逻辑符号,八中选一数据选择器,CT74LS151,八选一需三位,地址码,八中选一数据选择器,CT74LS151,（二）数据选择器的应用,例：试用最少数量的四选一选择器扩展成八选一选择器。,解：（,1,）用一片双四选一数据选择器，实现八个输入端。,（,2,）用使能端形成高位地址，实现三位地址，控制八个输入。,例：试用四选一数据选择器构成十六选一的选择器。,第一级分为四组,第二级控制选择第一组中的一组。,例,5-2-19,某数字电路的逻辑图如图,5-2-52,所示，试判断该电路的逻辑功能。,解：,图中有一片,8,选,1,数据选择器。整个电路共有,4,个输入端和,1,个输出端。其中，,4,个输入端中,3,个用于数据选择控制，,1,个用于数据输入,8,选,1,数据选择器输入、输出之间的逻辑表达式为,根据图中输入信号的连接可知，,，,D,0,=,D,1,=,D,3,=,D,7,=1,，,D,2,=,D,5,=0,，,D,4,=,，,D,6,=,D,，,A,=,A,0,，,B,=,A,1,，,C,=,A,2,，,F,=,Y,，,则,化简后得,由前面例题可知：数据选择器可以完成组合电路。对于四选一选择器其输出含数为：,（三）应用数据选择器实现组合电路,可以看出对应,A,1,A,0,的每一组取值，选定一个输入,Di,（,例如取值,10,时选定,D,2.,）。,因此，对于任意一个具有,N,个变量的逻辑函数，可以从中任意取出,两个变量,作为地址码,A,1,A,0,而余下的（,N-2,）,个变量组成,2,2,个函数,-,称为余函数，相当于,Di,，,将它们分别接到相应的,输入端,即可。,当用,M,个地址代码的选择器实现,N,个变量的函数时，则只需从,N,个变量中任取,M,个变量作地址代码，用（,N-M),个变量组成的,2,M,个余函数接到相应的数据输入端。,求余函数的方法：代数法和卡诺图法。,（三）应用数据选择器实现组合电路,例,:,使用四选一数据选择器实现一位全加器,（用代数法求余函数）,解,：已知全加器的表达式为,选择,A,B,位地址代码,A,1,A,0,二、数据分配器,（,一）数据分配器的功能,分配器与选择器的功能相反,当,F=1,时它即为普通的译码器。,一输入,多输出,逻辑符号,讲义,P316,(b),2,线,-4,线译码器的功能表,(a),1-4,数据分配器的功能表,（二）数据分配器的应用,例：用数据选择器和分配器实现信息的“,并行,串行,并行,”传送。,由译码器连成的数据分配器,0 0 0,0,1,1,0,译码,禁止译码,0,1,第五节 奇偶检验电路,（,2,）奇偶检验,（,1,）奇偶检验码,一、奇偶检验,信息位,：由若干位二进制代码构成,奇偶检验位,：,一位代码构成,奇检验,：整个码组中的个数为奇数,偶检验,：,整个码组中的个数为偶数,F,EV,偶检验位,F,OD,奇检验位,P317,发送信息码,(N,位,),接收信息码,(N,位,)+,检验位,(1,位,),检验位,(1,位,),检验结果,二、奇偶位产生和检验电路,异或门的功能：奇数个,1,的连续异或运算其结果为,1,；,偶数个,1,的连续异或运算其结果为,0,。,S=0,，,传输无误；,S=1,传输有误。,F,E,=B,3,B,2,B,1,B,0,S=B,3,B,2,B,1,B,0,F,E,发送端偶检验位表达式：,接受端偶检验位表达式：,奇偶校验电路的逻辑符号和功能表,第六节 模块化设计概述,选择合适的集成电路；,减少电路所需的模块总数；,降低成本；,提高电路可靠性。,（,1,）根据电路的逻辑功能要求,画出电路结构框图,，且按,功能将其划分成若干个子方框。,（,2,）根据各子功能框的要求，,选用合适的,MSI,或,LSI,。,（,3,）,根据实际情况，有时需按传统设计方法,设计出相关,的接口电路和外围辅助电路。,设计步骤：,设计原则：,例：设计一个将,8421BCD,码转换成余,3BCD,码的码组转换器。,（,2,）,采用与逻辑电路输出端等同数量的数据选择器,且附加门（本题需用四个选择器）。,（,3,）,采用,译码器,附加相应数量门（本题需一块,4,线,-16,线译,码器和四个门）。,（,5,）,采用,ROM,和可编程逻辑器件（与或阵列实现,）。,经比较，采用第,(4),种方法最经济合理。,（,1,）利用经典的传统设计法，用,SSI,实现（,见例,）。,（,4,）,采用一块四位二进制加法器（见例）。,第七节 组合电路中的竞争与冒险,一、冒险与竞争,冒险的分类：,静态冒险,是指由某一输入变量变化，使输出出现冒险现象。静态险分静态,0,险和,1,险，如下图所示：,动态冒险,如果有两个或两个以上的输入信号发生变化，使得输出信号出现冒险现象，称为动态冒险。动态冒险一般产生在由三级或更多级逻辑的电路中。,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,第七节 组合电路中的竞争与冒险,一、冒险与竞争,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,P330,二、竞争与冒险的判断,代数法：,或的形式时，,A,变量的变化可能引起险象。,卡诺图法：,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。,如图所示电路的卡诺图两圈相切，故有险象。,三、冒险现象的消除,1.,利用冗余项,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。,三、冒险现象的消除,1.,利用冗余项,.,吸收法,在输出端加小电容,C,可消除毛刺如下图所示。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。,.,取样法,1.,利用冗余项,.,吸收法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“或”门及“或非”门,加负取样脉冲,“与”门及“与非”门加正取样脉冲,三、冒险现象的消除,利用冗余项：,只能消除逻辑冒险，而不能消除功能冒险，适,用范围有限。,三种方法比较：,取样法：,加取样脉冲对逻辑冒险及功能冒险都有效。目前大,多数中规模集成模块都设有使能端，可以将取样信,号作用于该端，待电路稳定后才使输出有效。,吸收法：,加滤波电容使输出信号变坏，引起波形的上升、下,降时间变长，不宜在中间级使用。实验调试阶段采,用的应急措施。,用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。,任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关。它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路。,（）组合电路,（）组合电路的分析,（）组合电路的设计,（）常用的中规模组合逻辑模块,本,章,小,结,电路图,8,421BCD码,余3码,例：,试将,8421BCD,码转换成余,3BCD,码。,例：试用四位加法器实现,8421BCD,码至余,3BCD,码的转换。,作业,P384,（老书,P385,）练习题,5-1,，,5-2,P388,习题,5-7,、,5-8,（原题输入有误）,P455,（老书,P460,）,练习题,6-1,，,6-3,P455(,老书,P460,）,练习题,6-2,P387,(,老书,P388,）,习题,5-4,，,5-5,，,5-6,，,5-9,，,组合电路设计实例,例,6-2-5,已知某数字电路系统要输出,4,个,BCD,码表示,4,位十进制数，采取的输出方式是每次输出一个,BCD,码，并输出一个,2,位二进制数表示当前输出的是,4,位十进制数中的哪一位，这就是工程实际中的扫描显示电路。试用,MSI,器件设计一个用数码管显示这个,4,位十进制数的电路。,解：,（,1,）设计分析,根据设计条件可知，数字电路系统每次输出一个,BCD,代码，要求显示,4,位数字，也就是说，需要设计一个串行输入、并行显示的,4,位数码显示电路。,由于系统提供的,BCD,码是串行输出的，因此,4,个显示译码电路的,BCD,码输入都来自同一组数据线，也就是说，,4,个显示译码电路的数据输入端是并接关系。平时，各显示译码电路封锁不接收输入数据，只有当对应的数据到来时才允许接收数据，因此每个显示译码电路输入端都应该有数据锁存电路，用于控制与数据总线的连接。共需要,4,个独立的,4,位数据锁存电路。,另外，系统提供了,2,位二进制数表示数据的位置，因此可以用,2,线,-4,线译码器电路将此信号与显示锁存电路的控制信号（常称为片选信号）连接起来。,所以，要完成任务，必须包括译码电路（提供片选信号）、数据锁存（提供相应,BCD,码）和,BCD-7,段译码显示驱动电路。如下图所示。,（,2,）器件选择,选择,74139,作,2-4,译码器电路，其逻辑功能、逻辑图和管脚排列图见第,5,章。,74139,中有两个独立的,2-4,译码器电路，各自有一个低电平有效的输入使能控制端。,选择,74HC4511,作,BCD-7,段锁存译码显示驱动器电路，其结构原理图和引脚图如下图所示。图中,LE,是高电平有效的输入数据锁存控制端。,BI,是低电平有效的控制端，当,BI,有效时，无论是否有数据输入，数码管都处于关断（黑灯）状态。,LT,是低电平有效的测试控制信号。,（,3,）,电路结构设计,根据电路设计要求和所选择的器件，可以绘制出具体电路图如下图所示，图中只画出了一位驱动电路，其它,3,位数码显示的,74HC4511,与数码管的电路连接与图,6-2-7,相同，只是,74HC4511,的,LE,分别来自,Y,1,a,、,Y,2,a,、和,Y,3,a,。,为了满足电平匹配的要求，可以选择,HC,电路的,74HC139,和,74HC4511,配合组成电路。,LE,是高电平有效的输入数据锁存控制端,返回,