计算机系统结构试题及答案(三).docx

计算机科学系《计算机系统结构》期末考试试卷（A卷）
得分| 一单选题：（10分，每题1分）
1、."启动I/O"指令是主要的输入输出指令，是属于（B）
入.目态指令B.管态指令。.目态、管态都能用的指令D.编译程序只能用的指令
2、输入输出系统硬件的功能对（B ）是透明的
A.操作系统程序员B.应用程序员C.系统结构设计人员D.机器语言程序设计员
3、全相联地址映象是指（A）
A.任何虚页都可装入主存中任何实页的位置B.一个虚页只装进固定的主存实页位置
C.组之间固定，组内任何虚页可装入任何实页位置 D.组间可任意装入，组内是固定装入
4、（ C ）属于MIMD系统结构
A.各处理单元同时受一个控制单元的管理B.各处理单元同时受同个控制单元送来的指令
C.松耦合多处理机和多计算机系统D.阵列处理机
5、多处理机上两个程序段之间若有先写后读的数据相关，则（B）
入.可以并行执行B.不可能并行C.任何情况均可交换串行D.必须并行执行
6、计算机使用的语言是（B）
A.专属软件范畴，与计算机体系结构无关B.分属于计算机系统各个层次
C.属于用以建立一个用户的应用环境D.属于符号化的机器指令
7、指令执行结果出现异常引起的中断是（C）
A.输入/输出中断B.机器校验中断C.程序性中断D.外部中断
8、块冲突概率最高的Cache地址映象方式是（A ）
A.直接B.组相联C.段相联D.全相联
9、组相联映象、LRU替换的Cache存储器，不影响Cache命中率的是（B ）
A.增大块的大小B.增大主存容量C.增大组的大小D.增加Cache中的块数
10、流水处理机对全局性相关的处理不包括（C）
.
A.猜测法B.提前形成条件码C.加快短循环程序的执行D.设置相关专用通路
得分

评分人

二 填空题：（20分，每题2分）

1、数据通路宽度就是—数据总线上一次并行传送的信息位数_。
2、计算机仿真用—微程序—解释，计算机模拟用_机器语言_解释
3、阵列处理机按存贮器的组成方式可分为两种构形，分别为:一分布式存储器 和—集中共享式。
4、按弗林的观点，计算机系统可分为 SISD
SIMD

MISD 和MIMD 四大类
5、浮点数尾数的下溢处理方法有：_截断法，舍入法，恒置1法，查表舍入法
6、流水线消除速度瓶颈的方法有瓶颈子过程—拆分一和瓶颈子过程一并联二 =-两种。
7、具有相同“系统结构”（如指令系统相同）的计算机可以因为速度要求等因素 的不同而采用—计算机组成—。
8、在非线性流水线机器中，可能发生的数据相关有：—先读后写相关，写写相关 和先写后读相关—。
8、互连网络的交换方法主要有线路交换、包交换、线路/包交换，SIMD互连网络 多采用—线—交换，多处理机常采用—包—交换。
9、Cache存储器写操作时，只写入Cache,仅当需要块替换时，才将其写回主 存，称这种修改主存块内容的方法为二二写回法―二一。
得分三简答题：（40分，每题4分）
评分人
1. 计算机系统结构研究的是什么？
软、硬件之间的功能分配以及对传统机器级界面的确定。
2. 计算机组成和计算机实现有什么关系？
计算机组成指的是计算机系统结构的逻辑实现。计算机实现指的是计算机组成的物理实 现。计算机组成和计算机实现关系密切，有人将它们和称为计算机实现。
3. 器件的发展对系统结构的影响？
器件的发展改变了逻辑设计的传统方法。器件的发展也使系统结构的“下移”速度加快。 器件的发展还促进了算法、语言和软件的发展。
4. 解决计算机主存与CPU的速度差对机器性能的影响，可采用哪些解决方法？
设置Cache，采用并行主存系统
5. 简述设计RISC结构使用的基本技术。
⑴按设计RISC的一般原则来设计（2）逻辑实现上采用硬联和微程序相结合（3）设置 大量工作寄存器并采用重叠寄存器窗（4）指令用流水和延迟转移（5）采用Cache⑹ 优化设计编译系统
6. 什么是软件的可移植性？
软件不修改或只经少量修改就可由一台机器移植到另一台机器上运行
7. 请解释说明常用的4种基本单级互联网络.
立方体单级网络，PM2I网络，混洗交换单级网络，蝶形单级网络
8. 什么是中断响应次序和处理次序？
中断响应次序是在同时发生多个不同种类的中断请求时，中断响应硬件中排队器所决定 的响应次序.处理次序是各个中断请求实际被处理完毕的顺序.
9. 请解释存储系统和存储体系的区别.
存储系统是将多种不同工艺的存储器组织在一起，但从逻辑上还不能成为一个整体.
而存储体系就是从程序员角度来看，各种不同工艺的存储器在逻辑上是一个整体.
10. 请说明一次重叠中通用寄存器组相关的处理办法.
处理办法有推后读和设置相关通路
得分四计算题：(30分，每题6分)
评分人
1. 经统计，某机器14条指令的使用频率分别为：0.01, 0.15, 0.12, 0.03, 0.02, 0.04, 0.02,
0.04, 0.01, 0.13, 0.15, 0.14, 0.11, 0.03。请分别求出用等长码，哈夫曼码，只 有两种码长的扩展操作码的操作码平均码长。
等长码码长为4位，哈夫曼码平均码长为3. 3 8位，两种码长的扩展操作码的操作 码平均码长为3.4位
2. 设有两个向量C和D,各有4个元素，在图中的静态双功能流水线上工作。其中， 1->2->3->5组成加法流水线，1->4->5组成乘法流水线。设每个流水线所经过的时间均 为^ t，而且流水线的输出结果可以直接返回到输入或暂存于相应的缓冲寄存器中，其 延迟时间和功能切换所需要的时间都可以忽略不计。求：该流水线的实际吞吐率TP和 效率n。

n=32%
3. 在一个5段的流水线处理机上需经9拍才能完成一个任务，其预约表如下表所 示。
(1)分别写出延迟禁止表F、初始冲突向量C; (2)画出流水线状态转移图；(3)求出 最小平均延迟、调度最佳方案。
拍即

段号k

流水线状态转移图
最小平均延迟：3.5拍调度最佳方案 （3,4）

4. 如果设一个系统有四个中断级，中断响应次序为1->2->3->4。现要求中断处理次序 改为1->4->3->2, （1）请画出中断级屏蔽位表。（2）如果在运行用户程序的过程中同 时发生了 1,2,3,4级中断，请画出此程序运行过程示意图。（3）如果在运行用户程 序的过程中同时发生了 2,3级中断，而在3级中断未处理完毕又发生了 4级中断, 最后回到用户程序时又同时发生了 1,2级中断，请画出此程序运行过程示意图。
(1)
中断姓理

中
圾屏乾邕

程厚^别
卜1缢.
2缓
3级
4察
第1统
0

0
n
第N巍
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0

1
1
第3缴
1

0
1
第4象
L
0

°
0
(2)
(3)

5. 计算多级立方体互连网络。见图N=8多级立方体互连网络，求当输入端级控制信 号为S2S1S0=010时，输入端为0 1 2 3 4 5 6 7时，输出端为：。
>0
1
2
2
3
3
4
5
6
> 7
0
4
5
s0
si s2

计算机科学系《计算机系统结构》期末考试试卷（B卷）
年级：专业：班级：—学号：姓名：
题号
一
二
三
四
五
总分
签名
得分

注：1、共1分，考试时间120分钟。

11、
一单选题：（10分，每题1分）
2、此试卷适用于计算机科学与技术本科专业。
.计算机中优化使用的操作码编码方法是（D）
A.哈夫曼编码B. ASCII码C. BCD码D.扩展操作码
12、对系统程序员不透明的应当是（B ）
A. Cache存储器B.虚拟存储器C.指令缓冲寄存器D.数据通路宽度
13、全相联地址映象是指（A）
A.任何虚页都可装入主存中任何实页的位置B.一个虚页只装进固定的主存实页位置
C.组之间固定，组内任何虚页可装入任何实页位置D.组间可任意装入，组内是固定装入
14、（ C ）属于MIMD系统结构
A.各处理单元同时受一个控制单元的管理B.各处理单元同时受同个控制单元送来的指令
C.松耦合多处理机和多计算机系统D.阵列处理机
15、多处理机上两个程序段之间若有先写后读的数据相关，则（B） 入.可以并行执行B.不可能并行C.任何情况均可交换串行D.必须并行执行
16、系列机软件必须保证（C）
A.向前兼容，并向上兼容B.向前兼容，并向下兼容
C.向后兼容，力争向上兼容D.向后兼容，力争向下兼容
17、指令执行结果出现异常引起的中断是（C）
A.输入/输出中断B.机器校验中断C.程序性中断D.外部中断
18、在Cache存储器中常用的地址映象方式是（C）
A.全相联映象B.页表法映象C.组相联映象D.段页表映象
19、组相联映象、LRU替换的Cache存储器，不影响Cache命中率的是（B ）
A.增大块的大小B.增大主存容量C.增大组的大小D.增加Cache中的块数
20、流水处理机对全局性相关的处理不包括（D）
.
A.猜测法B.提前形成条件码C.加快短循环程序的执行D.设置相关专用通路
得分

评分人

二 填空题：（20分，每题2分）

10、数据宽度就是 I /0设备取得I / 0总线后所传送数据的总 量 。
11、计算机仿真用—微程序一解释，计算机模拟用_机器语言_解释
12、固件就是 一种具有软件功能的硬
件。
13、按弗林的观点，计算机系统可分为 SISD、
SIMD、
MISD 和 MIMD 四大类
14、浮点数尾数的下溢处理方法有：截断法，舍入法，恒置1法，查表舍入 法。
15、实现软件移植的基本技术有 同一高级语言，采用系列机，模拟和仿 真。
16、并行主存系统包括单体多字，多体单字 和 多体多字交叉存储
_。
17、在非线性流水线机器中，可能发生的数据相关有：先读后写相关，写
写相关
和先写后读相关 。
18、互连网络的交换方法主要有线路交换、包交换、线路/包交换，SIMD互连 网络多采用—线—交换，多处理机常采用—包—交换。
19、Cache存储器写操作时，在写入Cache的同时将其写回主存，称这种修 改主存块内容的方法为―写直达法―二一。
得分三简答题：（40分，每题4分）
评分人
5. 计算机系统结构研究的是什么？
软、硬件之间的功能分配以及对传统机器级界面的确定。
6. 计算机组成设计要解决的问题是什么？
在所希望能达到的性能和价格比的前提下，怎样最佳、最合理地把各种设备和部件组织 成为一台计算机，以实现所确定的系统结构。
7. 举例说明几种指令级高度并行的超级处理机？
超标量处理机、超长指令字处理机、超流水线处理机、超标量超流水线处理机
8. 解决计算机主存与CPU的速度差对机器性能的影响，可采用哪些解决方法？
设置Cache,采用并行主存系统
11. CISC指令系统的含义？
复杂指令系统计算机，即机器指令系统变得越来越庞杂，这就是所谓的CISC指令系统。
12. 什么是软件的可移植性？
软件不修改或只经少量修改就可由一台机器移植到另一台机器上运行
13. 请解释说明常用的4种基本单级互联网络.
立方体单级网络，PM2I网络，混洗交换单级网络，蝶形单级网络
14. 什么是并行性？
只要在同一时刻或是在同一时间间隔内完成两种或两种以上性质相同或不同的工作，它 们在时间上能相互重叠，都体现了并行性。
15. 请解释存储系统和存储体系的区别.
存储系统是将多种不同工艺的存储器组织在一起，但从逻辑上还不能成为一个整 体.而存储体系就是从程序员角度来看，各种不同工艺的存储器在逻辑上是一个整体.
16. 请说明一次重叠中通用寄存器组相关的处理办法.
处理办法有推后读和设置相关通路
得分

评分人

四计算题：（30分，每题6分）

1.
设一台模型机有7条指令，
其使用频度为：

指令
使用频度
I指令
使用频度

I1
0.03
II4
0.05

I2
0.03
II5
0.15

I3
0.04
II6
0.3

II7
0.4
2.设有两个向量C和D,各有4个元素，在图中的静态双功能流水线上工作。其中， 1->2->3->5组成加法流水线，1->4->5组成乘法流水线。设每个流水线所经过的时间均 为^ t,而且流水线的输出结果可以直接返回到输入或暂存于相应的缓冲寄存器中，其 延迟时间和功能切换所需要的时间都可以忽略不计。求：该流水线的实际吞吐率TP和 效率n。
n=32%

3.在一个5段的流水线处理机上需经9拍才能完成一个任务，其预约表如下表所 示。
(1)分别写出延迟禁止表F、初始冲突向量C； (2)画出流水线状态转移图；(3)求出 最小平均延迟、调度最佳方案。
拍号FT
最小平均延迟：3.5拍
调度最佳方案 (3,4)

4.若机器共有5级中断，
中断响应优先次序为l 一2 — 3 — 4一5，现要求其实际的中断
处理次序为1一4一5 — 2 — 3。(1)设计各级中断处理程序的中断级屏蔽位(令“ 1”对应 于屏蔽，“0”对应于开放)；(2)若在运行用户程序时，同时出现第4、2级中断请求， 而在处理第2级中断未完成 时，又同时出现第l、3、5级中断请求，请画出此程序 运行过程示意图。
中断处理程
序级别
中断级屏蔽位

1
2
3
4
5
1
1
1
1
1
1
2
0
1
1
0
0
3
0
0
1
0
0
4
0
1
1
1
1
5
0
1
1
0
0

5.计算多级立方体互连网络。见图N=8多级立方体互连网络，求当输入端级控制信 号为S2S1S0=010时，输入端为0 1 2 3 4 5 6 7时，输出端为：。
计算机系统结构试题及答案
简答题(20分，每题4分)
1. Cache存储器中为什么会产生替换？请列举3种常用的替换算法。
【解】
Cache工作原理要求它尽量保存最新数据，当一个新的主存块需 要拷贝到Cache，而允许存放此块的行位置都被其他主存块占满时， 就要产生替换。
常用替换算法包括：最不经常使用（LFU）算法、近期最少使用（LRU） 算法、随机替换。
2. 多处理机系统与机群系统有什么差别？
【解】
多处理机系统由若干台独立的计算机组成，每台计算机能够独立 执行自己的程序，彼此之间通过互连网络连接，实现程序之间的数据 交换和同步。
机群系统是一组完整的计算机互连，它们作为一个统一的计算资 源一起工作，并能产生一台机器的印象。
3. 多机系统中的紧耦合系统与松耦合系统有什么差别？
【解】
紧耦合系统又称直接耦合系统，指计算机间物理连接的频带较高， 一般是通过总线或高速开关实现计算机间的互连，可以共享主存。
松耦合系统又称间接耦合系统，一般是通过通道或通信线路实现 计算机间的互连，可以共享外存设备。
4. 多模块交叉存储器是如何加速CPU和存储器之间的有效传输的?
【解】
CPU同时访问多个模块，由存储器控制部件控制它们分时使用数据 总线进行信息传递。对每一个存储模块来说，从CPU给出访存命令直 到读出信息仍然使用了一个存取周期时间，而对CPU来说，它可以在 一个存取周期内连续访问多个模块。各模块的读写过程将重叠进行， 所以多模块交叉存储器是一种并行存储器结构。
5. 何谓动态执行技术？
【解】
所谓动态执行技术，就是通过预测程序流来调整指令的执行，并 分析程序的数据流来选择指令执行的最佳顺序
6. 请比较虚拟存储器和Cache这两种存储系统的相似之处和主要区
别。
【解】
相似之处：①把程序中最近常用的部分驻留在高速的存储器中； ②一旦这部分变得不常用了，把它们送回到低速的存储器中；③这种 换入换出是由硬件或操作系统完成的，对用户是透明的；④力图使存 储系统的性能接近高速存储器，价格接近低速存储器。
主要区别：在虚拟存储器中未命中的性能损失要远大于Cache系 统中未命中的损失。
7. 请简述Cache的基本工作过程。
【解】
当CPU读取主存中一个字时，便发出此字的内存地址到Cache和 主存。此时Cache控制逻辑依据地址判断此字当前是否在Cache中： 若是，此字立即传送给CPU；若非，则用主存读周期把此字从主存读 出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到 Cache 中。
8. 请简述存储器扩展的3种方法。
【解】
存储器芯片的容量是有限的，需要在字向和位向两方面进行扩充 才能满足实际存储器的容量要求。通常采用位扩展法、字扩展法、字 位同时扩展法。
位扩展法：只加大字长，而存储器的字数与存储器芯片字数一致， 对片子没有选片要求。
字扩展法：仅在字向扩充，而位数不变，由片选信号来区分各片 地址。
字位同时扩展法：在字向和位向同时进行扩展。
9. 请简述CPU对存储器进行读/写操作的过程。
【解】
首先由地址总线给出地址信号，然后要发出读操作或写操作的控
制信号，最后在数据总线上进行信息交流。
10. 请简述单机系统中单总线、双总线和三总线结构彼此之间有什么
不同？
【解】
单总线结构：使用一条单一的系统总线来连接CPU、主存和I/O设 备。总线只能分时工作，使信息传送的吞吐量受到限制。
双总线结构：在CPU和主存之间专门设置了一组高速的存储总线， 使CPU可通过专用总线与存储器交换信息，并减轻了系统总线的负担。 主存仍可通过系统总线与外设之间实现DMA操作，而不必经过CPU
三总线结构：在双总线系统的基础上增加I/O总线，其中，系统 总线是CPU、主存和通道（IOP）之间进行数据传送的公共通路，而 I/O总线是多个外部设备与通道之间进行数据传送的公共通路。通道 实际上是一台具有特殊功能的处理器，它分担了 一部分CPU的功能， 以实现对外设的统一管理及外设与主存之间的数据传送。
11. 请简述计算机并行处理技术中的时间并行和空间并行。
【解】
时间并行：让多个处理过程在时间上相互错开，轮流重叠地使用 同一套硬件设备的各个部分，以加快硬件周转而赢得速度。时间并行 性概念的实现方式就是采用流水处理部件，是一种非常经济而实用的 并行技术，能保证计算机系统具有较高的性能价格比。
空间并行：以“数量取胜”为原则来大幅度提高计算机的处理速 度。空间并行技术主要体现在多处理器系统和多计算机系统。
12. 请简述现代计算机系统中的多级存储器体系结构。
【解】
为了解决对存储器要求容量大、速度快、成本低三者之间的矛盾， 目前在计算机系统中，通常采用多级存储器体系结构，即使用高速缓 冲存储器、主存储器和外存储器。
13. 请简述计算机的流水处理过程。
【解】
为了实现流水，首先把输入的任务（或过程）分割为一系列子任 务，并使各子任务能在流水线的各个阶段并发地执行。当任务连续不 断地输入流水线时，在流水线的输出端便连续不断地吐出执行结果， 从而实现了子任务级的并行性。
14. 请简述运算器的单总线、双总线和三总线结构形式彼此之间有 什么不同？
【解】
单总线结构：所有部件都接到同一总线上。在同一时间内，只能有 一个操作数放在单总线上。把两个操作数输入到ALU,需要分两次来做, 而且还需要两个缓冲寄存器。
双总线结构：两个操作数同时加到ALU进行运算，只需要一次操作 控制就可以得到运算结果。但是因为两条总线都被输入数占据，因而 ALU的输出不能直接加到总线上去，而必须在ALU输出端设置缓冲寄 存器。
三总线结构：ALU的两个输入端分别由两条总线供给，而ALU的输 出则与第三条总线相连。这样，算术逻辑操作就可以在一步的控制之 内完成。
15. 如何区分选择型DMA控制器和多路型DMA控制器？
【解】
选择型DMA控制器在物理上可以连接多个设备，而在逻辑上只允 许连接一个设备，在某一段时间内只能为一个设备服务。
多路型DMA控制器不仅在物理上可以连接多个外围设备，而且在 逻辑上也允许这些外围设备同时工作。
16. 如何区分选择通道、数组多路通道和字节多路通道？
【解】
选择通道：在物理上它可以连接多个设备，但是这些设备不能同 时工作，在某一段时间内通道只能选择一个设备进行工作。
数组多路通道：当某设备进行数据传送时，通道只为该设备服务; 当设备在执行寻址等控制性动作时，通道暂时断开与这个设备的连 接，挂起该设备的通道程序，去为其他设备服务，即执行其他设备的 通道程序。
字节多路通道：字节多路通道主要用于连接大量的低速设备，这 些设备的数据传输率很低，因此通道在传送两个字节之间有很多空闲 时间，字节多路通道正是利用这个空闲时间为其他设备服务。
17. 什么是页式虚拟存储器中的快表？
【解】
为了避免页表已保存或已调入主存储器时对主存访问次数的增 多，把页表的最活跃部分存放在高速存储器中组成快表，以减少时间 开销。快表由硬件组成，它比页表小得多。
18. 什么是虚拟存储器中的段页式管理？
【解】
采用分段和分页结合的方法。
程序按模块分段，段内再分页，进入主存仍以页为基本信息传送 单位，用段表和页表进行两级定位管理。
19. 什么是EDRAM芯片？它有何好处？
【解】
EDRAM芯片又称增强型DRAM芯片，它是在DRAM芯片上集成了一 个SRAM实现的小容量高速缓冲存储器（Cache），从而使DRAM芯片的 性能得到显著改进。
20. 为了使CPU不至因为等待存储器读写操作的完成而无事可做，可
以采取哪些加速CPU和存储器之间有效传输的特殊措施？
【解】
主存储器采用更高速的技术来缩短存储器的读出时间，或加长存 储器的字长；
采用并行操作的双端存储器；
在CPU和主存储器之间插入一个高速缓冲存储器（Cache），以缩 短读出时间；
在每个存储器周期中存取几个字。
21. 虚拟存储器中的页面替换策略和Cache中的行替换策略有什么显 著不同？
【解】
① 缺页至少要涉及一次磁盘存取，以读取所缺的页面，系统损失 比Cache未命中大得多；
② 页面替换是由操作系统软件实现的；
③ 页面替换的选择余地很大，属于一个进程的页面都可替换。
22. 在主存与Cache间为什么要建立地址映射？请简述3种不同的地 址映射方式。
【解】
与主存容量相比，Cache的容量很小，它保存的内容只是主存内 容的一个子集。为了把主存块放到Cache中，必须应用某种方法把主 存地址定位到Cache中，称作地址映射。
地址映射方式有全相联方式、直接方式和组相联方式三种：
全相联映射方式：将主存的一个块直接拷贝到Cache中的任意一 行上。
直接映射方式：一个主存块只能拷贝到Cache的一个特定行位置 上去。
组相联映射方式：将Cache分成u组，每组v行，主存块存放到 哪个组是固定的，至于存到该组哪一行则是灵活的。
二、应用题
1. CPU执行一段程序时，Cache完成存取的次数为20次，主存完 成存取的次数为180次，已知Cache存储周期为40ns，主存存储周期 为250ns，求Cache的命中率、Cache/主存系统的效率和平均访问时 间。(10分)
【解】
Nc = 20， Nm = 180
tc = 40 ns，tm = 250 ns
命中率 h = Nc/(Nc+Nm) = 20/(20+180) = 0.917 = 91.7% 平均访问时间 ta = h*tc+(1-h)tm = 0.917*40+(1-0.917)*250 = 57.43
ns
效率 e = tc/ta = 40/57.43 = 0.6965 = 69.65%
2. 将十进制数-0.421875转换成IEEE-754标准的32位浮点规格化 数，要求给出具体过程。(10分)
【解】
首先分别将十进制数转换成二进制数：
(-0.421875)10=-0.011011
然后移动小数点，使其在第1，2位之间
-0.011011=-1.1011x2-2e=-2
于是得到：
S=1,E=-2+127=125,M=1011
最后得到32位浮点数的二进制存储格式为：
1 011 1110 1 101 10 = (BED8)
16
3. 假设主存只有a,b,c三个页框，组成a进c出的FIFO队列，进程 访问页面的序列是0, 2, 5, 4, 5, 2, 5, 2, 3, 5, 2, 4号。用列 表法求采用FIFO+LRU替换策略时的命中率。(10分)
【解】
求解表格如下所示
页面访问序
列
0
2
5
4
⑤
②
⑤
②
3
⑤
②
4
命中
率
a
0
2
5
4
⑤
②
⑤
②
3
⑤
②
4
6/12
50%
b

0
2
⑤
4
⑤
②
5
2
3
5
2
c

0
2
②
4
4
4
⑤
②
3
5

命
中
命
中
命
中
命
中

命
中
命
中

4. 利用串行方式传送字符，每秒钟传送的比特（bit）位数常称为波 特率。假设数据传送速率是是180个字符/秒，每一个字符格式规定 包含11个数据位（1个起始位、1个停止位、1个校验位、8个数据 位），问传送的波特率是多少？每个比特位占用的时间是多少？ （10 分）
【解】
波特率为：
11位x180/秒=1980波特
每个比特位占用的时间Td是波特率的倒数：
Td = 1/1980 = 0.505 x 10-3s = 0.505ms
5. 某总线在一个总线周期中并行传送32位数据，假设一个总线周期 等于一个总线时钟周期，总线时钟频率为50MHz,总线带宽是多少？⑵ 如果一个总线周期中并行传送64位数据，总线时钟频率升为1MHz， 总线带宽是多少？ （10分）
【解】
设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周 期传送的数据量用D表示，根据定义可得：
⑴ 32 位=4Byte,
总线带宽 Dr = D/T = D x 1/T = Dxf = 4Bx 50 x 106/s = 2MB/s ⑵ 64 位=8Byte,
总线带宽 Dr = Dxf = 8Bx1xl06/s = 8MB/s
6. 某16位机器所使用的指令格式和寻址方式如下所示。指令汇编格 式中的S （源）、。（目标）都是通用寄存器，M是主存中的一个单元。 MOV是传送指令，LDA为读数指令，STA为写数指令。
15
9
7
3

10
8
4
0

OP
—
目标
源
MOV D, S
15
9
7
3

10
8
4
0

15973
10840
OP 基址源变变址
LDA M, S
位移量
要求：⑴分析三种指令的指令格式特点。⑵CPU完成哪一种操作 所花时间最短？哪一种操作所花时间最长？第2种指令的执行时间有 时会等于第3种指令的执行时间吗？为什么？ （10分）
【解】
⑴ 第1种指令是单字长二地址指令，RR型；
第2种指令是双字长二地址指令，RS型；
7. 若浮点数的IEEE-754标准存储格式为（41D4C0） 16，求该浮点数 的十进制值，要求给出具体过程。（10分）
【解】
将16进制数展开后，可得二进制数格式为
（41D4C0） 16 = 0 1 01 1 101 01 11
S=0， E=10 11=131， M=1010111
指数 e=E-127=131-127=(4)
10
包括隐藏位1的尾数1.M=1.1010111
于是有
x
= (-1)sX1.Mx2e=(1.1010111)x 24=11010.111=(26.59375)
10
8. 设有一个具有20位地址和64位字长的存储器，问：
(1) 该存储器能存储多少个字节的信息？
(2) 如果存储器由256K x 8位SRAM芯片组成，需要多少片？
(3) 需要多少位地址作芯片选择？为什么？ (10分)
【解】
( 1 ) 220 * 64 / 8 B = 1M * 8 B = 8 MB
(2) 8MB / (256K * 8 / 8 B) = 8MB / 256KB = 32 片
(3) l每8片芯片组成一组256K * 64位的存储器，每片芯片有18 位地址(对应于256K个存储单元)
.••低18位地址直接接芯片的18位地址端，高2位地址通过2： 4译 码器作芯片选择。
9. 已知 X = 2010 X 0.110111 , y = 21X (-0.10101101),请按浮点 运算方法完成x + y运算，要求给出具体过程。假设阶码3位，尾数 8位，阶码和尾数均采用双符号位补码表示，舍入处理采用0舍1入 法。(10分)
【解】
[x] 浮= 010, .110111
[y]浮= 1, 11.010111
(1) AE = Ex- E广-2,应使叽右移2位，Ex加2,
..•[x] = 1, .1101 (11) 浮
(2)
0 0. 0 0 1 1 0 1 0 0 (1 1)
+1 1. 0 1 0 1 0 0 1 1
1 1. 1 0 0 0 0 1 1 1 (1 1)
•.•x + y= 1, 11.1111 (11)
(2) 左规
x + y= 011, 11.1111 (10)
(3) 舍入
采用0舍1入法处理，则有
1 1. 0 0 0 0 1 1 1 1
+1
1 1. 0 0 0 1 0 0 0 0
•••x + y= 011, 11.01
(4) 阶码符号位为,不溢出
.•.x + y = ( 011, 11.01)补=( 011, 11.1111)原= 2(m x (-0.1111)
10. 指令流水线有取指(IF)、译码(ID)、执行(EX)、访存(MEM)、
写回寄存器堆(WB) 5个过程段，共有15条指令连续输入此流水线。
(1) 画出流水处理的时空图，假设时钟周期为1ns。
(2 )求流水线的实际吞吐率(单位时间里执行完毕的指令数)。(10
分)
【解】
(1)

S

I1
I2
I3
I4
I5
I6
I7
I8
I9
I1
0
I1
1
I1
2
I1
3
I1
4
I1
5
WB

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

MEM

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

EX

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

ID

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

IF
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19

(2)
若T取15个周期，输入15条指令，输出11条指令，
则吞吐率=11 / (15*1ns) = 11 / (15*1*10-9 s) =7.3*106 条 指令/秒=7.3 MIPS
若T取19个周期，输入19条指令，输出15条指令，
则吞吐率=15 / (19*1ns) = 15 / (19*1*10-9 s) =7.9*106 条 指令/秒 = 7.9 MIPS
11. 主存容量为256MB，虚存容量为2GB，则虚拟地址和物理地址
各为多少位？如页面大小为4KB，则页表长度是多少？ (10分)
【解】
2 GB = 231 B
虚拟地址为31位
256 MB = 228 B
物理地址为28位
页表长度 = 虚存容量/页面大小 = 2 GB / 4 KB = 512 K
12. 设有一个具有20位地址和64位字长的存储器，问：
(1) 该存储器能存储多少个字节的信息？
(2) 如果存储器由256K x 8位SRAM芯片组成，需要多少片？
(3) 需要多少位地址作芯片选择？为什么？ (10分)
【解】
( 1 ) 220 * 64 / 8 B = 1M * 8 B = 8 MB
(2) 8MB / (256K * 8 / 8 B) = 8MB / 256KB = 32 片
(3) l每8片芯片组成一组256K * 64位的存储器，每片芯片有18 位地址(对应于256K个存储单元)
.••低18位地址直接接芯片的18位地址端，高2位地址通过2： 4译 码器作芯片选择。
13. 如图所示为双总线结构机器的数据通路，IR为指令寄存器，PC 为程序计数器(具有自增功能)，M为主存(受R/W信号控制)，AR为地
A总线

B总线
址寄存器，DR为数据缓冲寄存器，ALU由+、-控制信号决定完成何种 操作，控制信号G控制的是一个门电路。另外，线上标注有控制信号， 例如Yi表示Y寄存器的输入控制信号①。为寄存器R1的输出控制信号， 未标字符的线为直通线，不受控制。
取数指令“LDA (R0), R3”的含义是将(R0)为地址的主存单元的
内容取至寄存器R3中，请画出其指令周期流程图，并列出相应微操 作控制信号序列。(10分)
【解】
LDA (R0), R3 (R0) - R3
PCo, G, ARi
R/W = R
DRo, G, IRi
R0o, G ARi
R/W = R
DRo, G, R3i