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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,存 储 器,第 四 章,1,3.,存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在,Cache,主存,和,主存,辅存,这两个存储层次上。,Cache,主存层次在存储系统中主要对,CPU,访存起,加速,作用，即从整体运行的效果分析，,CPU,访存速度加快，,接近于,Cache,的速度，,而寻址空间和位价却接近于主存。主存,辅存层次在存储系统中主要起,扩容,作用，即从程序员的角度看，他所使用的存储器,其容量和位价接近于辅存，,而速度接近于主存。,综合,上述两个存储层次的作用，从,整个,存储系统来看，就达到了速度快、容量大、位价低的,优化,效果。主存与,CACHE,之间的信息调度功能,全部由硬件自动完成,。而主存,辅存层次的调度目前广泛采用,虚拟,存储技术实现，即将主存与辅存的一部份通过,软硬结合的技术,组成,虚拟存储器,，程序员可使用这个比主存实际空间（,物理地址空间,）大得多的虚拟地址空间（,逻辑地址空间,）编程，当程序运行时，再由,软、硬件自动配合完成,虚拟地址空间与主存实际物理空间的,转换,。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。,4.,说明存取周期和存取时间的,区别,。解：存取周期和存取时间的主要,区别,是：,存取时间仅为完成一次操作的时间,，而存取周期不仅包含操作时间，还包含操作后线路的,恢复时间,。即：,存取周期,=,存取时间,+,恢复时间,5.,什么是存储器的,带宽,？若存储器的数据总线宽度为,32,位，存取周期为,200ns,，则存储器的带宽是多少？解：存储器的带宽指,单位时间内从存储器进出信息的,最大,数量,。存储器带宽,=1/200ns,32,位,=160M,位,/,秒,=,20MB/S,=5M,字,/,秒,注意字长（,32,位）不是,16,位。,（注：本题的兆单位来自时间,=10,6,）,6.,某机字长为,32,位，其存储容量是,64KB,，,按字编址,其寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址的分配情况。解：存储容量是,64KB,时，,按字节编址的寻址范围就是,64KB,，则：,按字寻址范围,=64K,8/32=16K,字,按字节编址时的主存地址分配图如下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址,HB,字节地址,LB,0,4,8,65528,65532,讨论：,1,、在按字节编址的前提下，按字寻址时，地址仍为,16,位，即,地址编码范围仍为,064K-1,，但字空间为,16K,字，字地址不连续。,2,、,字寻址的单位为字，,不是,B,（字节）,。,3,、画存储空间分配图时要画出上限。,7.,一个容量为,16K,32,位的存储器，其,地址线和数据线的总和,是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1K,4,位，,2K,8,位，,4K,4,位，,16K,1,位，,4K,8,位，,8K,8,位 解：,地址线和数据线的总和,=14+32=46,根,；各需要的片数为：,1K,4,：,16K,32,/,1K,4=16,8=,128,片,2K,8,：,16K,32,/,2K,8=8,4=,32,片,4K,4,：,16K,32,/,4K,4=4,8=,32,片,16K,1,：,16K,32,/,16K,1=,32,片,4K,8,：,16K,32,/,4K,8=4,4=,16,片,8K,8,：,16K,32,/,8K,8=2X4=,8,片,讨论：,地址线根数与容量为,2,的幂的关系，在此为,2,14,，,14,根；数据线根数与字长位数相等，在此为,32,根。（注：不是,2,的幂的关系。）,：,32=2,5,，,5,根,8.,试比较静态,RAM,和动态,RAM,。答：静态,RAM,和动态,RAM,的比较见下表：,特性,SRAM,DRAM,存储信息,触发器,电容,破坏性读出,非,是,需要刷新,不要,需要,送行列地址,同时送,分两次送,运行速度,快,慢,集成度,低,高,发热量,大,小,存储成本,高,低,功耗,高,低,可靠性,高,低,可用性,使用方便,不方便,适用场合,高速小容量存储器,大容量主存,9.,什么叫,刷新,？,为什么,要刷新？说明刷新有,几种方法,。解：,刷新,对,DRAM,定期,进行的,全部重写,过程；,刷新原因,因,电容泄漏,而引起的,DRAM,所存信息的衰减需要,及时补充,，因此安排了定期刷新操作；,常用的刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式的,折衷,。,讨论：,1,）刷新与再生的比较：,共同点：,动作机制一样。,都是利用,DRAM,存储元破坏性读操作时的重写过程实现；,操作性质一样。,都是属于重写操作。,区别：,解决的问题不一样,。,再生,主要解决,DRAM,存储元破坏性读出时的信息重写问题；,刷新,主要解决长时间不访存时的信息衰减问题。,操作的时间不一样。,再生,紧跟在读操作之后，时间上是随机进行的；,刷新,以,最大间隔时间,为周期定时重复进行。,动作单位不一样。,再生,以存储单元为单位，每次仅重写刚被读出的一个字的所有位；,刷新,以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。,芯片内部,I/O,操作不一样。,读出,再生,时芯片数据引脚上有读出数据输出；,刷新,时由于,CAS,信号无效，芯片数据引脚上无读出数据输出（,唯,RAS,有效刷新，内部读,）。鉴于上述区别，为避免两种操作混淆，分别叫做,再生,和,刷新,。,2,）,CPU,访存周期与存取周期的区别,：,CPU,访存周期,是从,CPU,一边看到的存储器工作周期，他不一定是真正的存储器工作周期；,存取周期,是存储器速度指标之一，它反映了存储器真正的工作周期时间。,3,）,分散刷新,是在读写周期,之后,插入一个刷新周期，而不是在读写周期,内,插入一个刷新周期，但此时读写周期和刷新周期合起来构成,CPU,访存周期。,4,）刷新定时方式有,3,种而不是,2,种，一定不要忘了最重要、性能最好的,异步刷新方式,。,10.,半导体存储器芯片的,译码驱动方式,有几种？解：半导体存储器芯片的译码驱动方式有,两种,：,线选法,和,重合法,。,线选法：,地址译码信号只,选中同一个字的所有位,，结构简单，费器材；,重合法：,地址,分行,、,列两部分译码,，行、列译码线的,交叉点,即为所选单元。这种方法通过行、列译码信号的,重合,来选址，也称,矩阵译码,。可大大节省器材用量，是,最常用,的译码驱动方式。,11.,一个,8K,8,位的动态,RAM,芯片，其内部结构排列成,256256,形式，存取周期为,0.1s,。试问采用集中刷新、分散刷新及异步刷新三种方式的,刷新间隔,各为多少？,注：,该题,题意,不太明确。实际上，只有异步刷新需要计算,刷新间隔,。解：设,DRAM,的刷新最大间隔时间为,2ms,，则,异步刷新,的刷新间隔,=2ms/256,行,=0.0078125ms=,7.8125s,即：每,7.8125s,刷新一行。,集中刷新,时，刷新,最晚,启动时间,=2ms-0.1s256,行,=2ms-25.6s=,1974.4s,集中刷新,启动后，刷新间隔,=,0.1s,即：每,0.1s,刷新一行。集中刷新的,死时间,=0.1s256,行,=25.6s,分散刷新,的刷新间隔,=0.1s2 =,0.2s,即：每,0.2s,刷新一行。分散,刷新一遍,的时间,=0.1s2256,行,=51.2s,则 分散刷新时，,2ms,内可,重复,刷新遍数,=2ms/51.2s 39,遍,12.,画出用,1024,4,位,的存储芯片组成一个容量为,64K,8,位,的存储器,逻辑框图,。要求将,64K,分成,4,个页面,，每个页面分,16,组,，指出共需多少片存储芯片？（,注：,将存储器分成若干个,容量相等,的区域，每一个区域可看做一个,页面,。）解：设采用,SRAM,芯片，,总片数,=64K,8,位,/1024,4,位,=64,2=,128,片,题意分析,：本题设计的存储器结构上分为,总体,、,页面、组三级,，因此画图时也应分三级画。首先应确定各级的容量：,页面容量,=,总容量,/,页面数,=64K,8,位,/4 =,16K,8,位,；,组容量,=,页面容量,/,组数,=16K,8,位,/16=,1K,8,位,；,组内片数,=,组容量,/,片容量,=1K,8,位,/1K,4,位,=,2,片,；地址分配：,页面号 组号 组内地址,2 4 10,组逻辑图如下：（,位扩展,）,1K,4,SRAM,1K,4,SRAM,A,90,WE,CSi,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,1K,8,页面逻辑框图：（,字扩展,）,1K,8,（组,0,）,1K,8,（组,1,）,1K,8,（组,2,）,1K,8,（组,15,）,组,译,码,器,4:16,A,90,D,70,A10,A11,A12,A13,16K,8,G,存储器逻辑框图：（,字扩展,）,16K,8,（页面,0,）,16K,8,（页面,1,）,16K,8,（页面,2,）,16K,8,（页面,3,）,页,面,译,码,器,2:4,A14,A15,A,130,D,70,13.,设有一个,64K,8,位,的,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足,地址线和数据线的总和为最小,，试确定这种芯片的地址线和数据线，并说明有,几种,解答。解：,存储基元总数,=64K,8,位,=512K,位,=,2,19,位,；,思路,：如要满足地址线和数据线总和最小，应尽量把存储元安排在,字向,，因为地址位数和字数成,2,的幂,的关系，可较好地,压缩,线数。,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,b,=2,19,；,b=2,19-a,；若,a=19,，,b=1,，总和,=,19+1=,20,；,a=18,，,b=2,，总和,=,18+2=20,；,a=17,，,b=4,，总和,=17+4=21,；,a=16,，,b=8,，总和,=16+8=24,；,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,的幂变化,。,结论：,如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,14.,某,8,位,微型机,地址码为,18,位,，若使用,4K,4,位,的,RAM,芯片组成模块板结构的存储器，试问：（,1,）该机所允许的,最大主存空间,是多少？（,2,）若每个模块板为,32K,8,位,，共需,几个,模块板？（,3,）每个模块板内共有,几片,RAM,芯片？（,4,）共有,多少片,RAM,？（,5,）,CPU,如何,选择,各模块板？,解：（,1,）,2,18,=256K,，则该机所允许的最大主存空间是,256K,8,位,（或,256KB,）；（,2,）模块板总数,=256K,8/32K,8 =,8,块,；（,3,）板内片数,=32K,8,位,/4K,4,位,=8,2=,16,片,；（,4,）总片数,=16,片,8=,128,片,；（,5,）,CPU,通过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配如下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,15.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,MREQ,（低电平有效）作访存控制信号，,R/W,作读,/,写命令信号（高电平为读，低电平为写）。现有这些存储芯片：,ROM,（,2K,8,位，,4K,4,位，,8K,8,位），,RAM,（,1K,4,位，,2K,8,位，,4K,8,位），及,74138,译码器和其他,门电路,（门电路自定）。试从上述规格中选用合适的芯片，画出,CPU,和存储芯片的连接图。要求如下：（,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区；（,2,）指出,选用,的存储芯片类型及数量；（,3,）详细,画出,片选逻辑。,解：（,1,）,地址空间分配图如下,：,4K,（,ROM,）,4K,（,SRAM,）,4K,（,SRAM,）,4K,（,SRAM,）,04095,40968191,819212287,1228816383,65535,Y0,Y1,Y2,Y3,A15=1,A15=0,（,2,）,选片,：,ROM,：,4K,4,位：,2,片,；,RAM,：,4K,8,位：,3,片,；（,3,）,CPU,和存储器连接逻辑图,及,片选逻辑,：,4K,4,ROM,74138,（,3,：,8,）,4K,4,ROM,4K,8,RAM,4K,8,RAM,4K,8,RAM,G1,+5V,MREQ,A15,A14,A13,A12,CPU,A110,R/W,D30,D74,G2A G2B,CS0 CS1 CS2 CS3,C,B,A Y0,Y1,Y2,Y3,讨论：,1,）,选片：,当采用字扩展和位扩展所用芯片一样多时，,选位扩展,。,理由：,字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选用,2K,8,ROM,，则,RAM,也应选,2K,8,的。否则片选要采用二级译码，实现较麻烦。当需要,RAM,、,ROM,等多种芯片,混用,时，应尽量选容量等外特性较为一致的芯片，以便于,简化,连线。,2,）,应尽可能的,避免,使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生,二意性,。,3,）,片选译码器的,各输出,所选的存储区域是,一样大,的，因此所选芯片的,字容量应一致,，如不一致时就要考虑二级译码。,4,）,其它常见错误：,EPROM,的,PD,端接地；,（,PD,为,功率下降,控制端，当输入为高时，进入功率下降状态。因此,PD,端的合理接法是与片选端,CS,并联,。）,ROM,连读,/,写控制线,WE,；,（,ROM,无读,/,写控制端）,注：,该题缺少,“,系统程序工作区,”,条件。,16.CPU,假设同上题，现有,8,片,8K,8,位,的,RAM,芯片与,CPU,相连。（,1,）用,74138,译码器画出,CPU,与存储芯片的,连接图,；（,2,）写出每片,RAM,的,地址范围,；（,3,）如果运行时发现不论往哪片,RAM,写入数据，以,A000H,为起始地址的存储芯片都有与其,相同,的数据，分析,故障原因,。（,4,）根据（,1,）的连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,解：（,1,）,CPU,与存储器芯片连接逻辑图：,CPU,8K,8,SRAM,74138,（,3,：,8,）,R/W,D70,A120,8K,8,SRAM,8K,8,SRAM,8K,8,SRAM,G2A,G2B,A,B,C,MREQ,A13,A14,A15,CS0 CS1 CS2 CS7,+5V,G1,（,2,）地址空间分配图：,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,（,3,）如果运行时发现不论往哪片,RAM,写入数据后，以,A000H,为起始地址的存储芯片都有与其相同的数据，则根本的,故障原因,为：该存储芯片的,片选输入端,很可能,总是处于低电平,。可能的情况有：,1,）该片的,-CS,端与,-WE,端,错连,或,短路,；,2,）该片的,-CS,端与,CPU,的,-MREQ,端,错连,或,短路,；,3,）该片的,-CS,端与,地线,错连,或,短路,；在此，假设芯片与译码器本身都是好的。,（,4,）如果地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,的情况。此时存储器只能寻址,A13=1,的地址空间，,A13=0,的另一半地址空间将永远访问不到,。若对,A13=0,的地址空间进行访问，只能错误地访问到,A13=1,的对应空间中去。,22.,某机字长为,16,位,，常规的存储空间为,64K,字,，若想不改用其他高速的存储芯片，而使访存速度提高到,8,倍,，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到,8,倍，可采取,多体交叉存取技术,，图示如下：,0,8,M0,8K,1,9,M1,8K,2,10,M2,8K,3,11,M3,8K,4,12,M4,8K,5,13,M5,8K,6,14,M6,8K,7,15,M7,8K,存储管理,存储总线,8,体交叉访问时序：,启动,M0,：,启动,M1,：,启动,M2,：,启动,M3,：,启动,M4,：,启动,M5,：,启动,M6,：,启动,M7,：,t,单体存取周期,由图可知：每隔,1/8,个存取周期就可在存储总线上获得一个数据。,23.,设,CPU,共有,16,根,地址线，,8,根,数据线，并用,M/IO,作为访问存储器或,I/O,的控制信号（高电平为访存，低电平为访,I/O),，,WR,（低电平有效）为写命令，,RD,（低电平有效）为读命令。设计一个容量为,64KB,的采用低位,交叉编址,的,8,体并行,结构存储器。现有右图所示的存储芯片及,138,译码器,。画出,CPU,和存储芯片（芯片容量自定）的,连接图,，并写出图中每个存储芯片的,地址范围,（用十六进制数表示）。,RAM,A,i,A,0,OE,D,n,D,0,WE,CE,OE,允许读,WE,允许写,CE,片选,解：芯片容量,=64KB/8=,8KB,每个芯片（体）的地址范围,以,8,为模,低位交叉分布如下：,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,0000H,，,0008H,，,，,FFF8H,0001H,，,0009H,，,，,FFF9H,0002H,，,000AH,，,，,FFFAH,0003H,，,000BH,，,，,FFFBH,0004H,，,000CH,，,，,FFFCH,0005H,，,000DH,，,，,FFFDH,0006H,，,000EH,，,，,FFFEH,0007H,，,000FH,，,，,FFFFH,地址空间分配图：地址范围：,方案,1,：,8,体,交叉编址,的,CPU,和存储芯片的连接图：,CPU,8K,B,SRAM,0,体,74138,（,3,：,8,）,-WR,-RD,D70,A153,8K,B,SRAM,1,体,8K,B,SRAM,2,体,8K,B,SRAM,7,体,-G2A -G2B,A,B,C,M/-IO,A0,A1,A2,-Y0 -Y1 -Y2 -Y7,G1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-CE,-CE,-CE,-CE,注：,此设计方案只能,实现,八体之间的,低位交叉寻址,，但,不能实现八体并行操作,。,方案,2,：,8,体交叉,并行存取系统,体内逻辑如下：,8K,B,SRAM,-WE,-OE,输,入,地,址,缓,冲,输,入,数,据,缓,冲,-CE,A120,D70,输,出,数,据,缓,冲,片选信号扩展,A153,D70,读命令,扩展,写命令,扩展,-Yi,-RD,-WR,i,体,M/-IO,由于存储器,单体,的存取周期为,T,，而,CPU,的总线访存周期为,（,1/8,）,T,，故体内逻辑要支持单体的,独立工作,速率。因此在,SRAM,芯片的外围加了地址、数据的输入,/,输出,缓冲,装置，以及控制信号的,扩展,装置。,CPU,和各体的,连接图,：由于存储器单体的工作速率和总线速率,不一致,，因此各体之间存在,总线分配,问题，存储器不能,简单,地和,CPU,直接相连，要在存储管理部件的,控制,下连接。,CPU,8K,B,0,体,74138,（,3,：,8,）,-WR,-RD,D,70,A,153,8K,B,1,体,8K,B,2,体,8K,B,7,体,-G,2A,-G,2B,A,B,C,M/-IO,A,0,A,1,A,2,-Y,0,-Y,1,-Y,2,-Y,7,G,1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-Y,0,-Y,1,-Y,2,-Y,7,存,储,管,理,A,120,A,120,A,120,A,120,24.,一个,4,体,低位,交叉,的存储器，假设存取周期为,T,，,CPU,每隔,1/4,存取周期,启动,一个存储体，试问依次访问,64,个字需多少个,存取周期,？,解：本题中，只有访问,第一个字,需,一个,存取周期，从第二个字开始，每隔,1/4,存取周期即可访问一个字，因此，依次访问,64,个字需：,存取周期个数,=(64-1),(1/4)T+T =,（,63/4+1,）,T=15.75+1=,16.75T,与常规存储器的速度相比，加快了：（,64-16.75,）,T=47.25T,注：,4,体交叉存取,虽然从,理论上,讲可将存取速度提高到,4,倍，但实现时由于并行存取的,分时启动,需要一定的时间，故,实际上,只能提高到,接近,4,倍。,25.,什么是“,程序访问的局部性,”？存储系统中哪一级采用了程序访问的局部性原理？解：程序运行的局部性原理指：,在一小段时间,内，最近被访问过的程序和数据很可能,再次被访问,；在空间上，这些被访问的程序和数据往往,集中在一小片存储区,；在访问顺序上，指令顺序执行比转移执行的可能性大,(,大约,5:1),。存储系统中,Cache,主存,层次采用了程序访问的局部性原理。,26.,计算机中设置,Cache,的作用是什么？能不能把,Cache,的容量扩大，最后取代主存，为什么？答：计算机中设置,Cache,主要是为了,加速,CPU,访存速度,；不能把,Cache,的容量扩大到最后取代主存，主要因为,Cache,和主存的结构原理以及访问机制不同（主存是按地址访问，,Cache,是,按内容及地址,访问）。,27.Cache,制作在,CPU,芯片内有什么好处？将指令,Cache,和数据,Cache,分开又有什么好处？,答：,Cache,做在,CPU,芯片内主要有下面几个好处：,1,）,可提高外部总线的利用率。,因为,Cache,在,CPU,芯片内，,CPU,访问,Cache,时不必占用外部总线；,2,）,Cache,不占用外部总线就意味着外部总线可更多地支持,I/O,设备与主存的信息传输，,增强了系统的整体效率；,3,）,可提高存取速度。,因为,Cache,与,CPU,之间的数据通路大大缩短,故存取速度得以提高；,将指令,Cache,和数据,Cache,分开有如下,好处,：,1,）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；,2,）指令,Cache,可用,ROM,实现，以提高指令存取的可靠性；,3,）数据,Cache,对不同数据类型的支持更为灵活，既可支持整数（例,32,位），也可支持浮点数据（如,64,位）。,补充讨论：,Cache,结构改进的,第三个措施,是分级实现，如二级缓存结构，即在片内,Cache,（,L1,）和主存之间再设一个片外,Cache,（,L2,），片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度（主存,L2L1,）。,设主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。,（,1,）设计,Cache,地址格式，,Cache,中可装入多少块数据？（,2,）在直接映射方式下，设计主存地址格式。（,3,）在四路组相联映射方式下，设计主存地址格式。（,4,）在全相联映射方式下，设计主存地址格式。（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,29.,假设,CPU,执行某段程序时共访问,Cache,命中,4800,次，访问主存,200,次，已知,Cache,的存取周期是,30ns,，主存的存取周期是,150ns,，求,Cache,的命中率以及,Cache-,主存系统的平均访问时间和效率，试问该系统的性能提高了多少？,30.,一个组相联映射的,Cache,由,64,块组成，每组内包含,4,块。主存包含,4096,块，每块由,128,字组成，访存地址为字地址。试问主存和,Cache,的地址各为几位？画出主存的地址格式。,31.,设主存容量为,1MB,，采用直接映射方式的,Cache,容量为,16KB,，块长为,4,，每字,32,位。试问主存地址为,ABCDEH,的存储单元在,Cache,中的什么位置？,32.,设某机主存容量为,4MB,，,Cache,容量为,16KB,，每字块有,8,个字,，每字,32,位,，设计一个,四路组相联,映射（即,Cache,每组内共有,4,个,字块）的,Cache,组织。,（,1,）画出主存地址字段中,各段的位数,；（,2,）设,Cache,的初态为空，,CPU,依次从主存第,0,、,1,、,289,号,单元读出,90,个字,（主存一次读出一个字），并重复按此次序读,8,次,，问,命中率,是多少？（,3,）若,Cache,的速度是主存的,6,倍,，试问有,Cache,和无,Cache,相比，速度约,提高,多少倍？,答：（,1,）由于容量是按字节表示的，则,主存地址字段格式,划分如下：,8 7 2 3 2,（,2,）由于题意中给出的字地址是连续的，故（,1,）中地址格式的,最低,2,位,不参加字的读出操作。当主存读,0,号字单元时，将主存,0,号字块（,07,）调入,Cache,（,0,组,0,号块），主存读,8,号字单元时，将,1,号块（,815,）调入,Cache,（,1,组,0,号块）,主存读,89,号单元时，将,11,号块（,8889,）调入,Cache,（,11,组,0,号块）。,块内字地址,组内块号,Cache,组号,主存字块标记,字节地址,共需调,90/8,12,次,，就把主存中的,90,个字调入,Cache,。除读第,1,遍时,CPU,需访问主存,12,次外，以后重复读时不需再访问主存。则在,90,8=,720,个,读操作中：,访,Cache,次数,=,（,90-12,）,+630=708,次,Cache,命中率,=708/720 0.98,98%,（,3,）设无,Cache,时访主存需时,720T,（,T,为主存周期），加入,Cache,后需时：,708T/6+12T=,（,118+12,）,T =130T,则：,720T/130T 5.54,倍,有,Cache,和无,Cache,相比，,速度,提高,了,4.54,倍,左右。,35.,画出,RZ,、,NRZ,、,NRZ1,、,PE,、,FM,写入数字串,1011001,的,写电流波形图,。解：,RZ,：,NRZ,：,NRZ1,：,PE,：,FM,：,1 0 1 1 0 0 1,t,t,t,t,t,注意,36.,以写入,1001 0110,为例，比较调频制和改进调频制的写电流波形图。解：写电流波形图如下：,FM:,MFM:,MFM:,1 0 0 1 0 1 1 0,t,t,1 0 0 1 0 1 1 0,频率提高一倍后的,MFM,制。,t,比较：,1,）,FM,和,MFM,写电流在,位周期中心处,的变化规则,相同,；2）,MFM,制除连续一串“0”时,两个0周期交界处,电流,仍变化,外，,基本取消了位周期起始处的电流变化；,3）,FM,制记录一位二进制代码,最多两次,磁翻转，,MFM,制记录一位二进制代码,最多一次,磁翻转，因此,MFM,制的记录密度可,提高一倍,。上图中示出了在,MFM,制时,位周期时间缩短一倍,的情况。由图可知，当,MFM,制记录密度,提高一倍,时，其写电流频率与,FM,制的写电流频率,相当,；,4）由于,MFM,制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据,相邻两个位周期的读出信息,产生，自同步技术比,FM,制,复杂,得多。,37.,画出,调相制,记录,01100010,的驱动,电流,、记录,磁通,、感应,电势,、,同步,脉冲及,读出,代码等几种波形。解：,I,：,：,e,：,T,：,D,：,0 1 1 0 0 0 1 0,t,t,t,t,t,写入,读出,注意：,1,）,画波形图时应严格,对准,各种信号的时间关系。,2,）,读出感应信号不是方波而是与磁翻转边沿对应的,尖脉冲,；,3,）,同步脉冲的出现时间应能,“,包裹,”,要选的读出感应信号，才能保证选通有效的读出数据信号，并,屏蔽,掉无用的感应信号。,PE,记录方式的同步脉冲应安排对准代码周期的,中间,。,4,）,最后读出的数据代码应与写入代码一致。,38.,磁盘组有,6,片,磁盘，最外两侧盘面可以记录，存储区域,内径,22cm,，,外径,33cm,，,道密度,为,40,道,/cm,，,内层密度,为,400,位,/cm,，,转速,3600,转,/,分。,（,1,）共有多少,存储面,可用？（,2,）共有多少,柱面,？（,3,）盘组,总存储容量,是多少？（,4,）,数据传输率,是多少？,解：（,1,）共有：,6,2=,12,个,存储面可用,；（,2,）有效存储区域,=,（,33-22,）,/2 =5.5cm,柱面数,=40,道,/cm,5.5cm=,220,道,（,3,）内层道周长,=22,cm,=69.08cm,道容量,=400,位,/cm,69.08cm =,3454B,面容量,=3454B,220,道,=,759 880B,盘组,总容量,=759,，,880B,12,面,=,9,，,118,，,560B,（,4,）,转速,=3600,转,/60,秒,=,60,转,/,秒,数据传输率,=3454B,60,转,/,秒,=,207,，,240 B/S,注意：,1,）,的精度,选取不同将引起答案不同，一般取两位小数；,2,）,柱面数盘组总磁道数（,=,一个盘面上的磁道数）,3,）,数据传输率与盘面数无关；,4,）,数据传输率的单位时间是,秒,，不是分。,39.,某磁盘存储器,转速,为,3000,转,/,分,，共有,4,个记录盘面,，,每毫米,5,道,，每道记录信息,12 288,字节,，最小磁道直径为,230mm,，共有,275,道,，求：（,1,）磁盘存储器的,存储容量,；（,2,）,最高位密度,（最小磁道的位密度）和,最低位密度,；（,3,）磁盘,数据传输率,；（,4,）,平均等待时间,。,解：（,1,）,存储容量,=275,道,12 288B/,道,4,面,=,13 516 800B,（,2,）,最高位密度,=12 288B/230,17B/mm,136,位,/mm,（,向下取整,）,最大磁道直径,=230mm+275,道,/5,道,2 =230mm+110mm=340mm,最低位密度,=12 288B/340,11B/mm,92,位,/mm,（,向下取整,）,（,3,）磁盘,数据传输率,=12 288B,3000,转,/,分,=12 288B,50,转,/,秒,=,614 400B/S,（,4,）,平均等待时间,=1/50/2=,10ms,讨论,：,1,、,本题给出的道容量单位为,字节,，因此算出的存储容量单位也是,字节,，,而不是位,；,2,、,由此算出的位密度单位最终应转换成,bpm,(,位,/,毫米）,；,3,、,平均等待时间是磁盘,转半圈,的时间，与容量无关。,40.,采用,定长,数据块记录格式的磁盘存储器，,直接寻址,的,最小单位,是什么？,寻址命令,中如何表示磁盘地址？答：,采用定长数据块记录格式，直接寻址的,最小单位,是一个,记录块,（数据块），寻址命令中可用如下格式表示,磁盘地址,：,台号 柱面,(,磁道,),号 盘面,(,磁头,),号 扇区号,41.,设有效信息为,110,，试用生成多项式,G(x)=11011,将其编成,循环冗余,校验码。解：,编码,过程如下：,M(x)=110 n=3 G(x)=11011 k+1=5,k=4,M(x),x,4,=110,0000,M(x)x,4,/G(x)=110 0000/11011 =100+,1100,/11011 R(x)=,1100,M(x)x,4,+R(x)=110 0000+1100 =,110 1100,=CRC,码 （,7,，,3,）码,注：此题的,G(x),选得,不太好,，当最高位和最低位出错时，余数相同，均为,0001,。此时,只能检错,，,无法纠错,。,42.,有一个,（,7,，,4,）码,，生成多项式,G(x)=x,3,+x+1,，写出代码,1001,的循环冗余校验码。解：,编码,过程如下：,M(x)=1001 n=4 G(x)=x,3,+x+1=1011 k+1=4,k=3,M(x),x,3,=1001,000,M(x)x,3,/G(x)=1001 000/1011 =1010+,110,/1011 R(x)=,110,M(x)x,3,+R(x)=1001,000,+110 =,1001 110,=CRC,码,由于码制和生成多项式均与教材上的例题,4.15,相同,，故此（,7,，,4,）码的,出错模式,同表,4.6,。,
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