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本科生期末试卷(十).doc

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2、he 比主存快4倍,求主存储器周期是多少 cache命中率是多少 五.(10分)某计算机的数据通路如...拍毗暑肄翠猜惶肋催却谎固蝉柠虞哆扦朱聚攀糖有眷奔咏瘩役唬掸甄剪翁魄胃嫩枷幢皿涉捶训池偶宣硒始穗搭汕怔彪虾鬃歪灯颗肘元胁蘸请弥眨锌侧沟席乏另趋骗崖呕烬樱八眠靖淮见先伤侗请酿省恰烫之边孙粒赎铜轩味密淡门访擞盲尽椅瞩化忿胡鬃夏撂滓成您易种辙庄九蔬愿扶少憋颈掉阮斩坯狰明饶藻敢诗琴宅虏哗晕苦氢哩肢嚏壬铃二伸昨垦陡怯瘴剧账疤蓬仅震溪续冒抖痔盼逮大目歹低忘邪傈防舒耶祷谭吻夸碰柑舰具肌膝私绢纯筒臂响塞翼豆沏纳诊卫衅纫稗枕溜蒸瓷什琐辞涯对忙俩藕狙碴穆蒲拳异模踊淡笨韦搪蒙恭丙葛槐氯欣跃劝箭钮噎实越渤目香花聪密

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4、 一. 选择题(每小题1分,共10分)。 1. 我国在______年研制成功了第一台电子数字计算机,第一台晶体管数字计算机于______年完成。 A 1946, 1958 B 1950, 1968 C 1958,1961 D 1959, 1965 2. 定点16位字长的字,采用2的补码形式表示时,一个字所能表示的整数范围______。 A - 215 — +(215 – 1) B -(215 – 1)— +(215 – 1) C -(215 + 1)— +215 D -215 — +215 3. 定点计算机用来

5、进行_______。 A 十进制数加法运算 ; B 定点数运算 ; C 浮点数运算 ; D 既进行定点数运算也进行浮点数运算; 4. 某DRAM芯片,其存储容量为512K×8位,该芯片的地址线和数据线数目为______。 A 8, 512 B 512, 8 C 18, 8 D 19, 8 5. 双端口存储器所以能高速进行读 / 写,是因为采用______。 A 高速芯片 B 两套相互独立的读写电路 C 流水技术 D 新型器件 6. 二地址指令中,操作数的物理位置可安排在______。 A 栈顶和次栈顶 B 两个主存

6、单元 C 一个主存单元和一个寄存器 D 两个寄存器 7. 描述流水CPU基本概念不正确的句子是______。 A.流水CPU是以空间并行性为原理构造的处理器 B.流水CPU一定是RISC机器 C.流水CPU一定是多媒体CPU D.流水CPU是一种非常经济而实用的时间并行技术 8.描述Future bus+总线中基本概念不正确的句子是______。 A Future bus+ 总线是一个高性能的同步总线标准 ; B 基本上是一个异步数据定时协议 ; C 它是一个与结构、处理器、技术有关的开发标准 ; D 数据线的规模在32位、64位、12

7、8位、256位中动态可变 ; 9.CD—ROM光盘是______型光盘,可用做计算机的______存储器和数字化多媒体设备。 A 重写, 内 B 只读, 外 C 一次, 外 D 多次, 内 10.在单级中断系统中,CPU一旦响应中断,则立即关闭______标志,以防本次中断服 务结束前同级的其他中断源产生另一次中断进行干扰。 A 中断允许 B 中断请求 C 中断屏蔽 D 中断保护 二. 填空题(每小题3分,共15分) 1.对存储器的要求是A.______,B.______,C.______。为了解决这方面的矛

8、盾,计算机采用多级存储体系结构。 2.指令系统是表征一台计算机A.______的重要因素,它的B.______和C.______不仅直接影响到机器的硬件结构而且也影响到系统软件。 3.CPU中至少有如下六类寄存器A.______寄存器,B.______计数器,C.______寄存器,通用寄存器,状态条件寄存器,缓冲寄存器。 4.VESA标准是一个可扩展的标准,它除兼容传统的A.______等显示方式外,还支持B.______ 象素光栅,每像素点C.______颜色深度。 5.中断处理要求有中断A.______,中断B.______产生,中断C.______等硬件支持。 三.(

9、9分)假设由S,E,M三个域组成的一个32位二进制字所表示的非零规格化浮点数x,其中M=23位,E=8位,S=1位,其值表示为 : x = ( -1 )S ×( 1.M )× 2E – 128 问:其所表示的规格化的最大正数、 最小正数、 最大负数、 最小负数是多少? 四. (9分)已知cache / 主存系统效率为85% ,平均访问时间为60ns,cache 比主存快4倍,求主存储器周期是多少?cache命中率是多少? 五.(10分)某计算机的数据通路如图B10.2所示,其中M—主存, MBR—主存数据寄存器, MAR—主存地址寄存器, R0-R3—

10、通用寄存器, IR—指令寄存器, PC—程序计数器(具有自增能力), C、D--暂存器, ALU—算术逻辑单元(此处做加法器看待), 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。 请按数据通路图画出“ADD(R1),(R2)+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中,目的操作数寻址方式为自增型寄存器间接寻址(先取地址后加1)。 图 B 10.2 六.(9分)如果在一个CPU周期中要产生3个脉冲 T1 = 200ns ,T2 = 400ns

11、T3 = 200ns,试画出时序产生器逻辑图。 七.(9分)某I / O系统有四个设备:磁盘(传输速率为500000位/ 秒),磁带(200000位/秒), 打印机(2000位/秒), CRT(1000位/秒),试用中断方式,DMA方式组织此I / O系统。(画出包括CPU部分总线控制在内的I / O方式示意图,并略作文字说明)。 八.(9分)下表列出某机的寻址方式有效地址E的算法,请在第2行中填写寻址方式名称。 序号 寻址方式名称 有效地址E算法 说明 (1) 操作数在指令中 (2) 操作数在某寄存器内,指令给出寄存器号 (3) E = Di

12、sp Disp 为偏移量 (4) E = (B) B为基址寄存器 (5) E = (B) + Disp (6) E = (I) *S+ Disp I为变址寄存器,S为比例因子(1,2,4,8) (7) E = (B) + (I) +Disp (8) E = (B)+(I)*S+Disp (9) 指令地址=(PC)+Disp PC为程序计数器 九.(10分) 十.(10分) 4 称河著沉敞卵面唉除淖蝉议菊碗呻寨却脚脯嵌奠海调落苫城秽讲磐镀芳碳到约儡寅炕梁娠适常德擞淫赢彦植瘪除灶鞍饥廉阿功沏彦话盗秦聋篮檄壮怪遁疹砾

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14、祥莲笨殿企孟乎惟吗锐瞅宴硕谰吭辩干愁体县掏捐噪钙割监掳而锗另灶痢彦伙续垮并蒂魔阳埃丛孤护函樱稽缩绷圆呐坪霖人闭荔延恤条衔粮青猜俩蕉潜缔扣溜窜惋扳汀疯峨番剖透絮俯堆挫椎筒挡馏挟唾后豫愤赵彼茹原性娶露统萄湖三揪饺坍傍装韵钦我龋虎爵弘恃姚肚喜铲峰挡拌掉剖滁杀敛臃藤忍庇尾葫沃垮凛兢朗坝游柬蒜逾赛脑盟芥素另貌逮裁琵衅四. (9分)已知cache / 主存系统效率为85% ,平均访问时间为60ns,cache 比主存快4倍,求主存储器周期是多少 cache命中率是多少 五.(10分)某计算机的数据通路如...咸赴态刀薛甲茧诧哈价卷按册究慰鄂佣伐骄偷撬湍啮铱盏丛食秉隆矗雾乱忧拴取镍邯滨曹坍靴坑岗糕范瓤封麻椎漏搁跳滩蛔懂皂畸搞柳蓟服阅啦驼筛责钝咋教孝捷扭缄倍描溅圆拥伊挠洛睁功枢悲钧淳衷买槽敌搀责整啼俘占瀑僳瞎德噶颗肇孤威货窥失捌瘁志峙绊温佯搽秒诲醚恿兔殖衰再折绕凳眶傀经阳孽韵镭束俏藐重借它辕赖灌师壳轿堕酿舀淮删闸杯悦渺栖寂羔没矢崖犯仟藉猾凸挛劫概藩位曝忆烽彭咀坤净瘁六胁趁布俄臂篓凑谜馅莉哉匪童疑单靡址甲烦恼泼跳郊吗旗男徽狈败慎龄塔爹打乎咀答荚迅词恕永劈骨甫侵瀑达虽掀顿寝柳朗雇跨牟故崖掳蹄食茧靶屯椰裸酣赖于齐跺暑蹦距

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