哈工大2010年数电期末试题+答案.doc

本题得分

一、(8分)填空和选择填空（每空1分）

1．函数式写成最大项之积的形式为 M1·M7 。
2．函数式化成最简与或式为 BC+AC+CB 。
3．在下列门电路中，输出端不可以并联使用的是 D 。
A．集电极开路门 B．三态门
C．CMOS传输门 D．具有推挽式输出结构的TTL门电路
4．某TTL门电路的输入短路电流IS=1.4mA，高电平输入漏电流IR=0.02mA，最大灌电流IOLMax=15 mA，最大拉电流IOHMax=0.4mA，其扇出系数No= 10 。
5．电路如图1所示，G1为TTL三态门，G2为TTL与非门，C=1。若B端悬空，则万用表的读数近似为 1.4 V；若B端改接至0.3V，则万用表的读数近似为 0.3 V。

图1
6．逐次逼近型A/D转换器属 直接型 （直接型，间接型）A/D转换器。
7．需要 8 片1K×4bit 的RAM存储器才能扩展成4K×8bit的存储器。

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二、（8分）图2所示电路由同步十六进制计数器74LS161、四位加法器74LS283和与非门组成，C0为来自低位的进位信号，回答下面问题：
1．74LS161和与非门构成多少进制计数器？
2．按着QDQCQBQA的顺序，74LS161输出是什么编码？
3．若要求从S4S3S2S1输出为BCD8421码，则B4B3B2B1及C0应如何连接？

图2
解：
1．10进制 （0011→1100）
2．余三码
3．B4B3B2B1及C0 接1101和0或1100和1

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三、(6分)由一片8位二进制加法计数器和一片8位D/A转换器构成的电路如图3所示。设CP的频率为1kHz；计数器为异步清零方式；D/A转换器的最大输出电压为5.1V。回答下面问题：
1．计数器是多少进制计数器？
2．计算输出信号Y的最大输出电压值和周期。

图3
解：
1．196进制
2．

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四、(6分)用ROM实现的计算，其中X、Y均为两位二进制数，Z为多位二进制数，列出真值表，完成图4中阵列图的绘制。

图4
解：

X1
X0
Y1
Y0
Z4
Z3
Z2
Z1
Z0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
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0
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0
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1
0
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0
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0
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0
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1
1
1
1
1
0
1
1

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五、(4分)用图5中的74LS138译码器作地址译码器，地址信号为A7~A0，A7为最高位，要求8位地址为C0H~C7H时，译码器依次输出有效信号，则译码器的输入应如何连接？连接时可以使用必要的逻辑门，品种不限。

图5

解：

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六、（14分）电路如图6所示，电容C=0.0022μF。试求：
1．如果想使555定时器输出频率为50kHz，占空比为60%的矩形波，则电阻RA和RB的电阻值分别为多大？
2．说明对CP几分频？
3．初始时，画出在CP作用下、、、的波形；根据波形，说明该电路的功能？

图6(a)

图6(b)

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七、（12分）多功能组合逻辑电路如图7所示，AB为控制输入，CD为两位二进制数输入，Y2Y1为输出。当AB=00时，对CD做加1运算；当AB=01时，对CD做减1运算；当AB=10时，对CD做加0运算；当AB=11时，为禁止状态。回答下面问题：
1．列真值表，分别写出Y1和Y2的逻辑表达式，并指出约束条件是什么？
2．试用两片8选1数据选择器74LS151和必要的非门实现该电路。

图7

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八、（12分）阅读程序，并回答下列问题。
1．根据下面一段Verilog HDL语言的描述，说明所描述电路的逻辑功能。

module digl(W,Y,z);
input [3:0] W;
output reg [1:0] Y;
output reg z;

always @(W)
begin
z=1;
casex(W)
4'b1xxx: Y=3;
4'b01xx: Y=2;
4'b001x: Y=1;
4'b0001: Y=0;
default: begin
z=0;

Y=2'bx;
end
endcase
end
endmodule

2．根据下面一段Verilog HDL语言的描述，说明所描述电路的逻辑功能，并画出相应的逻辑电路图。
module dig2(q2,d,clk);
input clk,d;
output q2;
reg q2,q1,q0;
always @(posedge clk)
begin
q2<=q1;
q1<=q0;
q0<=d;
end
endmodule

3．在题2电路的基础上，添加适当的逻辑门，设计一个序列脉冲发生器，使之在clk信号作用下，在q2端循环地产生01011100这样一组8位序列脉冲，要求给出设计过程，并画出该序列脉冲发生器完整的逻辑电路图。

（注：专业文档是经验性极强的领域，无法思考和涵盖全面，素材和资料部分来自网络，供参考。可复制、编制，期待你的好评与关注）