实验五计时器和倒计时的系统标准设计.docx

桂林电子科技大学试验汇报-第二学期开 课 单 位 海洋信息工程学院 适用年级、专业 13级电子信息工程 课 程 名 称 EDA技术和应用 主 讲 教 师 覃琴 实 验 名 称 计时器和倒计时器系统设计 学 号 姓 名 魏春梅 试验五 计时器和倒计时系统设计一、 试验目标 掌握用Verilog HDL文本输入法设计计时电路方法，并听歌电路仿真和硬件验证，深入了解计时器功效和特征。 掌握用Verilog HDL文本输入法设计倒计时电路方法，并听歌电路仿真和硬件验证，深入了解倒计时器功效和特征。二、 试验原理 计时器二十四小时计时器电路框图图8.1所表示。二十四小时计时器由2个60进制加计数器和1个24进制加计数器组成，输入CLK为1Hz（s）时钟，经过60进制加计数后产生1分钟进位时钟信号，在进过60进制加计数后产生1小时进位时钟信号送给24进制加计数器进行加计数，当加计数达成23:59:59后，再来一个秒脉冲，产生时进位输出，将两个60进制加计数器和一个24进制加计数器输出送数码管显示。得到计时器显示结果，其中秒脉冲有EDA实训仪上20MHz晶振分频得到。 倒计时器二十四小时倒计时器电路图8.2以下 二十四小时倒计时器有2个60进制减计数器和一个24进制减计数器组成，输入CLK为1Hz（s）时钟，经过60进制减计数产生1分钟借位时钟信号，再经过60进制减计数后产生1小时借位时钟信号24进制减计数器进行减计数，当减计数抵达00:00:00后，产生时借位输出，同时二十四小时进制减计数器进行减计数，并发出提醒信号，将两个60进制减计数器和一个24进制减计数器输出送数码管显示，得到倒计时显示结果，其中，秒脉冲有EDA实训仪上20MHz晶振分频得到。三、 试验设备 EDA实训仪一台 计算机一台（装有Quartus 2软件）四、 试验内容 计时器 在Quartus 2软件中，根据试验原理中二十四小时计时器电路框图，用Verilog HDL编程设计计时器电路，然而进行编辑编译、仿真、引脚设定，并下载到EDA实训仪中进行验证。 注：用EDA实训仪上20MHz晶振作为计时器时钟输入端，按键S8S6分别作为计时器校时、校分、校秒输入端，拨动开关S0作为计时器清零输入端，拨动开关S1作为计时器暂停输入端，用数码管SEG5SEG0分别作为时、分、秒输出端，用发光二极管L0作为进位输出端COUT。 倒计时器在Quartus 2软件中，根据试验原理中二十四小时倒计时器电路框图，用Verilog HDL编程设计倒计时器电路，然后进行编辑、编译、仿真、引脚锁定，并下载到EDA实训仪中进行验证。注：用EDA实训仪上20MHz晶振作为计时器时钟输入端，按键S8S6分别作为计时器校时、校分、校秒输入端，拨动开关S0作为计时器清零输入端，拨动开关S1作为计时器暂停输入端，用数码管SEG5SEG0分别作为时、分、秒输出端，用发光二极管L0作为进位输出端COUT。五、 试验预习要求 复习理论书本相关计数器内容，并认真阅读试验指导书，分析、掌握试验原理，熟悉理论书本中Quartus 2软件使用方法。 根据试验内容要求，编写对应试验程序，写出对应试验步骤。试验步骤1建立工程文件jishiqi。新建Verilog HDL文件编写60进制和24进制加减计时器。2建立波形仿真。3编译下载（1）源程序（2）六十进制加减计时器波形仿真图（3）二十四进制加减计时器源程序（4）二十四进制波形仿真图（5）计时器原理图（6）计时器原理图波形仿真波形图中红色圆圈为延时区域。当clrn为高电平时，清零（7）结果图六、 试验总结 总结用Verilog HDL进行分频器和计数器电路设计方法。此次试验为计时器。Clk是秒时钟输入端；clrn是清除输入端，低电平有效。Jm，jf，js是校正秒，分，时输入端。下降沿有效；qm7.0、qf7.0、qs7.0分别是秒、分、时输出端，当sel为1时，为计时器，当sel为0时，为到计时器。Cout是脉冲输出端。 对此次试验进行总结 由仿真结果得悉clrn为高电平时，输出为0。当clrn为低电平时，sel为1时，qm7.0、qf7.0进行从0到59加法计数；qs7.0进行从0到23加法计数。Sel为0时候，qm7.0、qf7.0进行从0到59减法计数；qs7.0进行从0到23减法计数。这次试验在完成程序仿真调试过程中，出现了很多小问题，这些问题即使简单，但真正处理起来还是比较棘手。比如，仿真不出波形。后面发觉是要设置成16进制状态下。波形出来后，发觉只实现时间加，而减法没有用到。经过检验原来是在源程序里忘记加sel语句了。数码管显示时、分、秒位置错乱，或是某一位数码管不亮，原来是pin设置错误，为了处理这个问题，又重新设置pin。