七段式数码管简介及其Verilog-HDL-驱动编写.doc

完整版)七段式数码管简介及其Verilog HDL 驱动编写
七段式数码管就是使用七段点亮的线段来拼成常见的数字和某些字母。再加上右下角的小数点.实际上一个显示单元包含了8根控制信号线.

a
b
c
d
e
f
g
d

图1 七段数码管的显示单元

如上图所示，a，b,c,d，e,f，g，h对应8根控制信号线.一般数码管有8个如图1所示的显示单元，称为七段八位数码管。由此引入段码和位码的概念。
段码（seg）:在本文中段码对应单独的显示单元。或者说段码代表显示单元上显示的具体数值或符号.
位码（sel）:在本文中位码对应8个显示单元。或者说位码代表相应位置上的显示单元被选通。

为什么数码管需要位码呢？
因为数码管利用视觉暂留效应让人们觉得每一位上的数字一直保持着发亮。其实各个位上的显示单元是按照顺序交替亮灭的，只是频率比较高,看起来就像是一直亮着的.而位码就是用来按位循环扫描的.

段码与显示内容又是怎样对应的呢？
这就要说到显示原理了。每一个显示单元中可以被控制亮灭的线段其实是LED发光二极管。他们以共阴极或者共阳极的方式接入。如下图2.1和2.2。
a
b
c
d
e
f
g
h
a
b
c
d
e
f
g
h

+5v
Gnd

图2。2 共阳极
图2。1 共阴极

如果想显示数字0，图1中的线段a,b，c，d,e,f应当点亮,g，h应该熄灭.共阴极接入方式的话,输入端接高电平LED才会亮。abcdefgh对应的电平状态是11111100 .编码时顺序反过来a对应最低位,h对应最高位。
所以在共阴极接入方式下，显示数字0对应的段码是00111111，即0x3f；
在共阳极接入方式下，显示数字0对应的段码是11000000，即0xc0;

图2。1和2.2中的a，b，c,d，e，f， g,h称为段选线。另一边的公共端称为位选线.
以此类推，以共阳极接入方式为例,段码与显示的数字对应关系如下表
显示数字
高电平信号
低电平信号
二进制编码
段码（16进制）
0
gh
abcdef
11000000
C0
1

bc
11111001
F9
2

abged
10100100
A4
3

abgcd
10110000
B0
4

fbgc
10011001
99
5

afgcd
10010010
92
6

afgcde
10000010
82
7

abc
11111000
F8
8

abcdefg
10000000
80
9

abcdfg
10010000
90

显示字母A，B,C，D，E,F分别对应段码：8’h88, 8'h83， 8’hC6, 8’hA1, 8’h86, 8’h8E；
特别的，显示单元全灭对应的段码为：8’b1111_1111即是 8’hFF;

至此已经可以编写驱动程序的一个模块了，就是把显示数字转成段码的模块。
先来有一个总体的架构，暂时不对小数点位做处理：

Seg［7：0］
clk

Seg7x8_drive

Sel[2:0］
Turn_off［7:0］
Data[31:0］
rst

段码seg和位码sel信号由FPGA引脚引出接入数码管，位码只有三位是因为数码管电路中有三八译码器，这样可以节省FPGA的引脚资源。
Turn_off是一个特殊控制信号，它使得这个驱动程序功能更丰富.比如DATA以BCD码形式带来的数据是00523467 。出于某种原因我们不想让00显示出来。就可以通过turn_off把数码管的最左边两位“关掉”。Turn_off到底是00111111还是11000000取决于个人偏好了.

还要有一个时钟分频模块，因为SEL的扫描频率没必要过高，只要每秒25次循环就可以达到视觉暂留的要求。

设计的总体思路是一个分频模块把时钟频率降低,此功能独立作为一个模块.然后根据低频来产生循环扫描的位码，此功能独立作为一个模块。然后根据位码产生段码,位码指到哪一位就判断该位是不是被turn_off关闭,如果没关闭就把BCD码对应位译成段码输出,此功能独立作为一个模块。（SEL是0的时候对应最左边的显示单元,是7的时候对应最右边的显示单元）

clk
rst
clk_divide
rst
rst
Data[31:0]
Turn_off[7:0]
Seg[7:0]
Sel[2:0]
Seg7x8_drive
divide
sel
Seg

下面用Verilog HDL进行电路描述.
首先是divide模块.Clk是50MHZ。即时钟周期是20ns。数码管的位码sel扫描8次算一个循环,每秒至少要25个循环才能形成视觉暂留效应。25x8=200（可以理解为数码管的某一个显示单元亮了25次的时候,位码已经变换过200次了)
也就是说位码要在1秒钟内变换200次.秒=5ms=5000us=5x106ns
经上面的分析,clk_divide要大于等于5x106ns。但是也不能太大，因为扫描频率过快会使数码管亮度不足甚至根本看不出发亮。

取clk_divide=5 x106ns=50x105ns=2。5x20 x105ns=2。5 x105clk。也就是说系统时钟clk要被降低25万倍分频的思路是用一个计数器,clk走过25万个时钟周期的时候clk_divide走过一个时钟周期.
十进制数
二进制数
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0

观察上表的中二进制数的规律,可以发现。
Binary［0]每隔十进制数值加2循环一次，分别是0，1,0,1……
Binary［1］每隔十进制数值加4循环一次，分别是0，0,1,1,0，0,1,1……
Binary［2］每隔十进制数值加8循环一次，分别是0，0,0,0，1，1，1,1,0，0,0,0……
……
Binary[n]每隔十进制数值加2n+1循环一次.而且0和1各占半个周期。

由分频模块的分析可知,计数器每次计数到25万的时候，clk_divide循环一次。218=262144.很接近25万，只是取n+1=18的话分频慢了一点，应该也符合设计要求。

接下来考虑的问题是取n+1=17可不可以？这样的话clk只被降低了13万倍。分频快了接近一倍，视觉暂留没问题，数码管亮度会不会太低呢？经试验也是没问题的。

分频模块
module divide（clk，rst_n,clk_divide);

input clk,rst_n;
output clk_divide；

reg ［17：0]cnt；
reg clk_divide；

always＠（posedge clk or negedge rst_n ）
if(～rst_n）
cnt〈=0；
else
begin
cnt〈=cnt+1'b1；
//clk_divide〈=cnt［17］;//cnt［17］ under the actual situation。
clk_divide<=cnt［2]；//cnt[2］ in the simulation case;
end

endmodule

sel模块
module sel（clk_divide，rst_n，sel，sel_acture);

input clk_divide,rst_n;
output ［2:0]sel，sel_acture;

reg [2：0］sel，sel_acture;

always@(posedge clk_divide or negedge rst_n）
if （~rst_n）
sel<=0;
else
begin
sel<=sel+1'b1;
sel_acture<=sel;
end
endmodule

sel_acture比sel晚一个时钟周期，把sel作为seg模块的输入，把sel_acture作为数码管的输入。

Seg模块
module seg(clk_divide,rst_n，sel，data，turn_off,seg）；

input clk_divide,rst_n；
input [2：0]sel；
input ［31:0]data；
input [7:0］turn_off；
output reg [7：0］seg;

reg turn_off_reg；
reg ［3:0]seg_reg；

always@(posedge clk_divide or negedge rst_n)
if(~rst_n )
seg<=8’hFF;
else if （～turn_off_reg)
seg〈=8’hFF;
else
begin
case(seg_reg）
4'h0: seg<=8'hC0;
4'h1: seg<=8’hF9;
4'h2: seg〈=8'hA4;
4'h3： seg<=8'hB0;
4'h4: seg<=8’h99；
4'h5： seg<=8'h92;
4'h6： seg<=8'h82；
4'h7： seg<=8'hF8；
4'h8: seg<=8’h80;
4'h9: seg<=8’h90；
4'hA： seg<=8’h88；
4'hB： seg〈=8’h83;
4’hC： seg<=8’hC6；
4'hD： seg〈=8’hA1;
4’hE： seg<=8’h86；
4'hF： seg<=8’h8E;
default：seg<=8'hFF;
endcase
end

always＠(sel，turn_off,data)
case(sel)
3'h0： begin
turn_off_reg=turn_off[7]；
seg_reg=data［31：28］；
end

3’h1:begin
turn_off_reg=turn_off[6］；
seg_reg=data［27：24]；
end

3'h2：begin
turn_off_reg=turn_off[5］；
seg_reg=data[23：20];
end

3’h3:begin
turn_off_reg=turn_off[4］;
seg_reg=data［19：16］;
end

3'h4begin
turn_off_reg<=turn_off[3]；
seg_reg〈=data[15：12];
end

3'h5：begin
turn_off_reg=turn_off［2]；
seg_reg=data［11：8];
end

3'h6:begin
turn_off_reg=turn_off［1]；
seg_reg=data[7：4];
end

3’h7:begin
turn_off_reg=turn_off［0］;
seg_reg=data［3：0］；
end

default: begin
turn_off_reg=0;
end
endcase

endmodule

顶层模块
module seg7x8（clk,rst_n，data，turn_off，sel_acture,seg）;

input clk，rst_n;
input [31：0］data；
input ［7：0] turn_off；

output [2:0]sel_acture;
output [7:0]seg；

wire clk_divide；
wire ［2：0]sel；

divide d1(.clk（clk)，。rst_n(rst_n)，。clk_divide(clk_divide));
sel sl(.clk_divide(clk_divide),.rst_n（rst_n）,.sel(sel）,.sel_acture（sel_acture））;
seg sg(。clk_divide(clk_divide）,.rst_n(rst_n),。sel(sel）,.data(data)，。turn_off(turn_off），。seg（seg)）;

endmodule