计算机组成原理第4章作业答案PPT课件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,存 储 器,习题参考答案,1,1.,解释概念：,主存：,主存储器的简称，主要特点是可以和,CPU,直接交换信息。,(P70),辅存：辅助存储器的简称，是主存储器的后援存储器，用来存放当前暂时不用的程序和数据，它不能与,CPU,直接交换信息。,(P70),Cache,：,高速缓冲存储器，用在主存和,CPU,之间使两者速度更好地匹配。,(P71),RAM,：,随机存储器，是一种可读,/,写存储器，其特点是存储器的任何一个存储单元的内容都可以随机存取，而且存取时间与存储单元的物理位置无关。,(P69),SRAM,：,静态,RAM,，以触发器原理寄存信息。,(P69),DRAM,：,动态,RAM,，以电容充放电原理寄存信息。,(P69),ROM,：,只读存储器，是能对其存储的内容读出，而不能对其重新写入的存储器。这种存储器一旦存入了原始信息后，在程序执行的过程中，只能将内部信息读出，而不能随意重新写入新的信息去改变原始信息。,(P69),PROM,：,是可以实现一次性编程的只读存储器。,(P89),EPROM,：,是一种可擦除可编程只读存储器。它可以由用户对其所存信息作任意次的改写。,(P90),EEPROM,：,用电可擦除只读存储器，在联机条件下，用字擦除方式或页擦除方式，既可局部擦写，又可全部擦写，这种,EPROM,就是,EEPROM,。,(P69,91),CDROM,：,只读型光盘，这种光盘内的数据和程序是由厂家事先写入的，使用时用户只能读出，不能修改或写入新的内容。,(P147),Flahmemory,：,闪速存储器，又称快擦型存储器，它是在,EPROM,和,EEPROM,工艺基础上产生的一种新型的、具有性能价格比更好、可靠性更高的可擦写非易失性存储器。（,P91,）,3.,存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在,Cache,主存,和,主存,辅存,这两个存储层次上。,Cache,主存层次在存储系统中主要对,CPU,访存起,加速,作用，即从整体运行的效果分析，,CPU,访存速度加快，,接近于,Cache,的速度，,而寻址空间和位价却接近于主存。主存,辅存层次在存储系统中主要起,扩容,作用，即从程序员的角度看，他所使用的存储器,其容量和位价接近于辅存，,而速度接近于主存。,综合,上述两个存储层次的作用，从,整个,存储系统来看，就达到了速度快、容量大、位价低的,优化,效果。主存与,CACHE,之间的信息调度功能,全部由硬件自动完成,。而主存,辅存层次的调度目前广泛采用,虚拟,存储技术实现，即将主存与辅存的一部份通过,软硬结合的技术,组成,虚拟存储器,，程序员可使用这个比主存实际空间（,物理地址空间,）大得多的虚拟地址空间（,逻辑地址空间,）编程，当程序运行时，再由,软、硬件自动配合完成,虚拟地址空间与主存实际物理空间的,转换,。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。,5.,什么是存储器的,带宽,？若存储器的数据总线宽度为,32,位，存取周期为,200ns,，则存储器的带宽是多少？解：存储器的带宽指,单位时间内从存储器进出信息的,最大,数量,。存储器带宽,=1/200ns,32,位,=160Mb/s=,20MB/s,=5MW/s,注意字长（,32,位）不是,16,位。,（注：本题的兆单位来自时间,=10,6,）,6.,某机字长为,32,位，其存储容量是,64KB,，,按字编址,其寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址的分配情况。解：存储容量是,64KB,时，,按字节编址的寻址范围就是,64KB,，则：,按字寻址范围,=64K,8/32=16K,字,按字节编址时的主存地址分配图如下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址,HB,字节地址,LB,0,4,8,65528,65532,7.,一个容量为,16K,32,位的存储器，其,地址线和数据线的总和,是多少？当选用下列不同规格的存储芯片时，各需要多少片？,1K,4,位，,2K,8,位，,4K,4,位，,16K,1,位，,4K,8,位，,8K,8,位 解：,地址线和数据线的总和,=14+32=46,根,；各需要的片数为：,1K,4,：,16K,32,/,1K,4=16,8=,128,片,2K,8,：,16K,32,/,2K,8=8,4=,32,片,4K,4,：,16K,32,/,4K,4=4,8=,32,片,16K,1,：,16K,32,/,16K,1=,32,片,4K,8,：,16K,32,/,4K,8=4,4=,16,片,8K,8,：,16K,32,/,8K,8=2X4=,8,片,9.,什么叫,刷新,？,为什么,要刷新？说明刷新有,几种方法,。解：,刷新,对,DRAM,定期,进行的,全部重写,过程；,刷新原因,因,电容泄漏,而引起的,DRAM,所存信息的衰减需要,及时补充,，因此安排了定期刷新操作；,常用的刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式的,折衷,。,11.,一个,8K,8,位的动态,RAM,芯片，其内部结构排列成,256256,形式，存取周期为,0.1s,。试问采用集中刷新、分散刷新及异步刷新三种方式的,刷新间隔,各为多少？,注意：,DRAM,的最大刷新间隔时间为,2ms,，,因此分析是要注明是行间刷新间隔、芯片最大刷新间隔。,解：则,异步刷新，,最大刷新间隔时间为,2ms,，行间刷新间隔,=2ms/256,行,=0.0078125ms=,7.8125s,即：每,7.8125s,刷新一行。,集中刷新,时，最大刷新间隔时间为,2ms,，行间刷新间隔为,0.1s,。集中刷新的,死时间,=0.1s256,行,=25.6s,。,分散刷新,的行间刷新间隔,=0.1s2=,0.2s,即：每,0.2s,刷新一行。分散,刷新一遍,的时间,=0.1s2256,行,=51.2s,则 分散刷新时，,2ms,内可,重复,刷新遍数,=2ms/51.2s 39,遍,13.,设有一个,64K,8,位,的,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足,地址线和数据线的总和为最小,，试确定这种芯片的地址线和数据线，并说明有,几种,解答。解：,存储基元总数,=64K,8,位,=512K,位,=,2,19,位,；,思路,：如要满足地址线和数据线总和最小，应尽量把存储元安排在,字向,，因为地址位数和字数成,2,的幂,的关系，可较好地,压缩,线数。,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,b,=2,19,；,b=2,19-a,；若,a=19,，,b=1,，总和,=,19+1=,20,；,a=18,，,b=2,，总和,=,18+2=20,；,a=17,，,b=4,，总和,=17+4=21,；,a=16,，,b=8,，总和,=16+8=24,；,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,的幂变化,。,结论：,如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,14.,某,8,位,微型机,地址码为,18,位,，若使用,4K,4,位,的,RAM,芯片组成模块板结构的存储器，试问：（,1,）该机所允许的,最大主存空间,是多少？（,2,）若每个模块板为,32K,8,位,，共需,几个,模块板？（,3,）每个模块板内共有,几片,RAM,芯片？（,4,）共有,多少片,RAM,？（,5,）,CPU,如何,选择,各模块板？,解：（,1,）,2,18,=256K,，则该机所允许的最大主存空间是,256K,8,位,（或,256KB,）；（,2,）模块板总数,=256K,8,/,32K,8=,8,个,；（,3,）板内片数,=32K,8,位,/4K,4,位,=8,2=,16,片,；（,4,）总片数,=16,片,8,个,=,128,片,；（,5,）,CPU,通过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配如下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,15.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,-MREQ,（低电平有效）作访存控制信号，,R/-W,作读,/,写命令信号（高电平为读，低电平为写）。现有这些存储芯片：,ROM,（,2K,8,位，,4K,4,位，,8K,8,位），,RAM,（,1K,4,位，,2K,8,位，,4K,8,位），及,74138,译码器和其他,门电路,（门电路自定）。试从上述规格中选用合适的芯片，画出,CPU,和存储芯片的连接图。要求如下：（,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区；（,2,）指出,选用,的存储芯片类型及数量；（,3,）详细,画出,片选逻辑。,解：,第一步，,根据题目的地址范围写出相应的二进制地址码,。,A,15,A,12,A,11,A,8,A,7,A,4,A,3,A,0,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1,0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0,0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1,最小,4K,8,位,系统程序区,相邻,12K,8,位,用户程序区,第二步，,根据地址范围的容量及其在计算机系统中的作用，确定最小,4KB,最小系统程序区选择,2,片,4K,4,位,ROM,；,与其相邻的,12KB,用户程序区选择,3,片,4K 8,位,RAM,。,第三步，,分配,CPU,地址线。,将,CPU,的低,12,位地址线,A,11,A,0,与,2,片,4K,4,位,ROM,和,3,片,4K 8,位,RAM,的 地址线相连。,第四步，,形成片选信号。,将,74138,译码器的控制端,G1,接,+5V,，,-G2A,-G2B,分别接,A15,和,-MREQ.CPU,的,A14,A13,A12,分别接在译码器的,C,B,A,端。,-Y0,作为并联的两片,ROM,的片选信号，,-Y1,-Y2,-Y3,分别作为串联的,3,片,RAM,的片选信号。,CPU,和存储器连接逻辑图,及,片选逻辑,：,4K,4,ROM,CPU,74138,（,3,：,8,）,4K,4,ROM,4K,8,RAM,4K,8,RAM,4K,8,RAM,-MREQ,A15,A14,A13,A12,C,B,A -Y0,-G2A -G2B,G1,+5V,A11,A0,D7,D4,D3,D0,R/-W,-Y1,-Y2,-Y3,A11,A0,A11,A0,A11,A0,A11,A0,A11,A0,D7,D4,D3,D0,D7,D0,D7,D0,D7,D0,-CS0 -CS1 -CS2 -CS3,讨论：,1,）,选片：,当采用字扩展和位扩展所用芯片一样多时，,选位扩展,。,理由：,字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选用,2K,8,ROM,，则,RAM,也应选,2K,8,的。否则片选要采用二级译码，实现较麻烦。当需要,RAM,、,ROM,等多种芯片,混用,时，应尽量选容量等外特性较为一致的芯片，以便于,简化,连线。,2,）,应尽可能的,避免,使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生,二意性,。,3,）,片选译码器的,各输出,所选的存储区域是,一样大,的，因此所选芯片的,字容量应一致,，如不一致时就要考虑二级译码。,4,）,其它常见错误：,ROM,连读,/,写控制线,-WE,；,（,ROM,无读,/,写控制端）,16.CPU,假设同上题，现有,8,片,8K,8,位,的,RAM,芯片与,CPU,相连。（,1,）用,74138,译码器画出,CPU,与存储芯片的,连接图,；（,2,）写出每片,RAM,的,地址范围,；（,3,）如果运行时发现不论往哪片,RAM,写入数据，以,A000H,为起始地址的存储芯片都有与其,相同,的数据，分析,故障原因,。（,4,）根据（,1,）的连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,解：（,1,）,CPU,与存储器芯片连接逻辑图：,CPU,8K,8,SRAM,D7,D0,R/-W,8K,8,SRAM,8K,8,SRAM,8K,8,SRAM,-MREQ,A15,A14,A13,A12,A0,-CS0 -CS1 -CS2 -CS7,74138,（,3,：,8,）,C,B,A,-G2A -G2B,G1,+5V,A12,A0,D7,D0,A12,A0,A12,A0,A12,A0,D7,D0,D7,D0,D7,D0,-Y0 -Y1 -Y2 -Y7,（,2,）每片,RAM,的地址划分：,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,A,15,A,12,A,11,A,8,A,7,A,4,A,3,A,0,0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1,0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1,0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0,0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1,0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1,1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1,1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0,1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1,1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0,1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1,1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0,1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1,（,3,）如果运行时发现不论往哪片,RAM,写入数据后，以,A000H,为起始地址的存储芯片都有与其相同的数据，则根本的,故障原因,为：该存储芯片的,片选输入端,很可能,总是处于低电平,。可能的情况有：,1,）该片的,-CS,端与,-WE,端,错连,或,短路,；,2,）该片的,-CS,端与,CPU,的,-MREQ,端,错连,或,短路,；,3,）该片的,-CS,端与,地线,错连,或,短路,；在此，假设芯片与译码器本身都是好的。,4,）译码器故障等。,（,4,）如果地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,的情况。此时存储器只能寻址,A13=1,的地址空间，,A13=0,的另一半地址空间将永远访问不到,。若对,A13=0,的地址空间进行访问，只能错误地访问到,A13=1,的对应空间中去。,17.,写出,1100,、,1101,、,1110,、,1111,对应的汉明码。解：,1100,对应,0111100 1101,对应,1010101 1110,对应,0010110 1111,对应,1111111,18.,已知接收到的汉明码（按配偶原则配置为）,1100100,、,1100111,、,1100000,、,1100001,，检查上述代码是否出错？第几位出错？解：,1100100,纠错如下：,P4=1,，,P2=1,，,P1=0,，,110,表示第,6,位出错。,1100111,纠错如下：,P4=1,，,P2=1,，,P1=1,，,111,表示第,7,位出错。,1100000,纠错如下：,P4=0,，,P2=1,，,P1=1,，,011,表示第,3,位出错。,1100001,纠错如下：,P4=1,，,P2=0,，,P1=0,，,100,表示第,4,位出错，但第,4,位是检测位，不参与运算，可不纠错。,24.,一个,4,体,低位,交叉,的存储器，假设存取周期为,T,，,CPU,每隔,1/4,存取周期,启动,一个存储体，试问依次访问,64,个字需多少个,存取周期,？解：本题中，只有访问,第一个字,需,一个,存取周期，从第二个字开始，每隔,1/4,存取周期即可访问一个字，因此，依次访问,64,个字需：,存取周期个数,=(64-1),(1/4)T+T =,（,63/4+1,）,T=,16.75T,与常规存储器的速度相比，加快了：（,64-16.75,）,T=47.25T,注：,4,体交叉存取,虽然从,理论上,讲可将存取速度提高到,4,倍，但实现时由于并行存取的,分时启动,需要一定的时间，故,实际上,只能提高到,接近,4,倍。,26.,计算机中设置,Cache,的作用是什么？能不能把,Cache,的容量扩大，最后取代主存，为什么？答：计算机中设置,Cache,主要是为了,加速,CPU,访存速度,；不能把,Cache,的容量扩大到最后取代主存，主要因为,Cache,和主存的结构原理以及访问机制不同（主存是按地址访问，,Cache,是,按内容及地址,访问）。,28.,设主存容量为,256K,字，,Cache,容量为,2K,字，块长为,4,。（,1,）设计,Cache,地址格式，,Cache,中可装入多少块数据？（,2,）在直接映射方式下，设计主存地址格式。（,3,）在四路组相联映射方式下，设计主存地址格式。（,4,）在全相联映射方式下，设计主存地址格式。（,5,）若存储字长为,32,位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。,解：,（,1,）,Cache,容量为,2K=211,字，得,Cache,字地址为,11,位。每块,4,字，默认访存地址为字地址，得块内地址为位，即,b=2,，且,Cache,共有,2K/4=512=29,块，即,c=9,则,Cache,中可装入,512,块数据，其地址格式为：,（,2,）主存容量,256K,字,=218,字，得主存字地址为,18,位。在直接相联映射下，主存字块标记为,18-c-b=18-9-2=7,位。地址格式为：,字块内地址,缓存字块地址,主存字块标记,7,位,9,位,2,位,块内地址,缓存字块地址,9,位,2,位,（,3,）在四路组相联映射方式下，缓存分,29/4=27,组，即,q=7,，则主存字块标记在四路组相联映射下为,18-q-b=18-7-2=9,位。,（,4,）全相联映射下主存字块标记为,18-b=18-2=16,位。,字块内地址,组地址,主存字块标记,9,位,7,位,2,位,字块内地址,主存字块标记,16,位,2,位,（,5,）主存容量为,256K,字*,32,位,=220B,，得主存地址为,20,位。缓存容量为,2K,字*,32,位,=213B,。得,Cache,地址为,13,位。块长,4,字*,32,位,=24B,，且按字节寻址，得块内地址为,4,位，即,b=4,块数为,213/24=29,块，即,c=9,。则直接映射下主存字块标记为,20-c-b=20-9-4=7,地址格式为：,四路相联映射下，缓存分,29/4=27,组，即,q=7,，则主存字块标记在四路组相联映射下为,20-q-b=20-7-4=9,位，其地址格式为：,全相联映射下主存字块标记为,20-b=20-4=16,位，地址格式为：,字块内地址,组地址,主存字块标记,9,位,7,位,4,位,字块内地址,主存字块标记,16,位,4,位,字块内地址,缓存字块地址,主存字块标记,7,位,9,位,4,位,29.,假设,CPU,执行某段程序时共访问,Cache,命中,4800,次，访问主存,200,次，已知,Cache,的存取周期是,30ns,，主存的存取周期是,150ns,，求,Cache,的命中率以及,Cache-,主存系统的平均访问时间和效率，试问该系统的性能提高了多少？解：,Cache,命中率为,：,4800/(4800+200)=96%,Cache-,主存系统的平均访问时间为,：,30ns*96%+150ns*,（,1-96%,）,=34.8ns,效率,e=30ns/34.8ns=86.2%,该系统的性能,是原来的,150ns/34.8ns=4.31,倍，故,提高,了,4.31-1=3.31,倍,30.,一个组相联映射的,Cache,由,64,块组成，每组内包含,4,块。主存包含,4096,块，每块由,128,字组成，访存地址为字地址。试问主存和,Cache,的地址各为几位？画出主存的地址格式。,解：,4,路组相连,主存容量为,4096*128,字,=219,字，故主存字地址有,19,位,。,Cache,容量,为,64*128,字,=213,字，其字地址有,13,位,。,Cache,分,64/4=16=24,组，即,q=4,位。,每块有,128,字,=27,字，即,b=7,位。,组相联映射下，主存字块标记为,19-q-b=8,位。,主存地址格式为：,字块内地址,组地址,主存字块标记,8,位,4,位,7,位,32.,设某机主存容量为,4MB,，,Cache,容量为,16KB,，每字块有,8,个字,，每字,32,位,，设计一个,四路组相联,映射（即,Cache,每组内共有,4,个,字块）的,Cache,组织。（,1,）画出主存地址字段中,各段的位数,；（,2,）设,Cache,的初态为空，,CPU,依次从主存第,0,、,1,、,289,号,单元读出,90,个字,（主存一次读出一个字），并重复按此次序读,8,次,，问,命中率,是多少？（,3,）若,Cache,的速度是主存的,6,倍,，试问有,Cache,和无,Cache,相比，速度约,提高,多少倍？,答：（,1,）由于容量是按字节表示的，则,主存地址字段格式,划分如下：,10 7 5,（,3 +2,）（,2,）由于题意中给出的字地址是连续的，故（,1,）中地址格式的,最低,2,位,不参加字的读出操作。当主存读,0,号字单元时，将主存,0,号字块（,07,）调入,Cache,（,0,组,0,号块），主存读,8,号字单元时，将,1,号块（,815,）调入,Cache,（,1,组,0,号块）,主存读,89,号单元时，将,11,号块（,8889,）调入,Cache,（,11,组,0,号块）。,块内字地址,+,Cache,组地址,主存字块标记,字节地址,共需调,90/8,12,次,，就把主存中的,90,个字调入,Cache,。除读第,1,遍时,CPU,需访问主存,12,次外，以后重复读时不需再访问主存。则在,90,8=,720,个,读操作中：,访,Cache,次数,=720-12=708,次,Cache,命中率,=708/720 0.98,98%,（,3,）设无,Cache,时访主存需时,720T,（,T,为主存周期），加入,Cache,后需时：,708T/6+12T=,（,118+12,）,T =130T,则：,720T/130T 5.54,倍,有,Cache,和无,Cache,相比，,速度,提高,了,4.54,倍,左右。,38.,磁盘组有,6,片,磁盘，最外两侧盘面可以记录，存储区域,内径,22cm,，,外径,33cm,，,道密度,为,40,道,/cm,，,内层密度,为,400,位,/cm,，,转速,3600,转,/,分。,（,1,）共有多少,存储面,可用？（,2,）共有多少,柱面,？（,3,）盘组,总存储容量,是多少？（,4,）,数据传输率,是多少？,解：（,1,）共有：,6,2=,12,个,存储面可用,；（,2,）有效存储区域,=,（,33-22,）,/2 =5.5cm,柱面数,=40,道,/cm,5.5cm=,220,道,（,3,）内层道周长,=22,cm,=69.08cm,道容量,=400,位,/cm,69.08cm =,3454B,面容量,=3454B,220,道,=,759,880B,盘组,总容量,=759,880B,12,面,=,9,118,560B,（,4,）,转速,=3600,转,/60,秒,=,60,转,/,秒,数据传输率,=3454B,60,转,/,秒,=,207,240 B/S,注意：,1,）,的精度,选取不同将引起答案不同，一般取两位小数；,2,）,柱面数盘组总磁道数（,=,一个盘面上的磁道数）,3,）,数据传输率与盘面数无关；,4,）,数据传输率的单位时间是,秒,，不是分。,5,）,本题最外两侧盘面可用，故,12,面而非,10,面。,42.,有一个,（,7,，,4,）码,，生成多项式,G(x)=x,3,+x+1,，写出代码,1001,的循环冗余校验码。解：,编码,过程如下：,M(x)=1001 n=4 G(x)=x,3,+x+1=1011 k+1=4,k=3,M(x),x,3,=1001,000,M(x)x,3,/G(x)=1001 000/1011 =1010+,110,/1011 R(x)=,110,M(x)x,3,+R(x)=1001,000,+110 =,1001 110,=CRC,码,由于码制和生成多项式均与教材上的例题,4.15,相同,，故此（,7,，,4,）码的,出错模式,同表,4.6,。,