集成电路分析期末复习总结.doc

集成电路分析
集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。
集成电路发展：按规模划分，集成电路的发展已经历了哪几代？
参考答案：
按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律

解释欧姆型接触和肖特基型接触。
参考答案：
半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。

、集成电路主要有哪些基本制造工艺。
参考答案：
集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
光刻工艺：
光刻的作用是什么？列举两种常用曝光方式。
参考答案：
光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式
25、简述光刻工艺步骤。
参考答案：
涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么？
参考答案：
正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？
参考答案：
需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻
第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻
掺杂工艺：
掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。
参考答案：
掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵，
试述PN结的空间电荷区是如何形成的。
参考答案：
在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。
参考答案：
形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。
表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT），称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修

有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联之前，两个有源区没有差别。另外，业内通俗的把有后续杂质注入的地方就都叫做有源区了。在微电子学中，场区是指一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，可以起到隔离晶体管的作用。
有源区和场区是互补的，晶体管做在有源区处，金属和多晶硅连线多做在场区上。
CMOS工艺中的场区（即晶体管以外的区域）需要较厚的氧化层，目的是提高场开启电压，使其高于工作电压，形成良好的隔离；同时减小金属层或多晶硅与硅衬底之间的寄生电容。但仅靠增加场氧的厚度仍不能满足对场开启的要求（即满足场在器件正常工作时不可能开启的要求），还要对场区进行注入，增加场区的掺杂浓度，阻止沟道的生成，进一步提高开启电压。
集成电路设计的5个技术指标：1. 集成度（Integration Level）是以一个IC芯片所包含的元件(晶体管或门/数)来衡量，（包括有源和无源元件）。随着集成度的提高，使IC及使用IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积和重量减小、产品成本下降，从而提高了性能/价格比，不断扩大其应用领域，因此集成度是IC技术进步的标志。为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。为节省芯片面积普遍采用了多层布线结构，现已达到7层布线。晶片集成(Wafer Scale Integration-WSI)和三维集成技术也正在研究开发。自IC问世以来，集成度不断提高，现正迈向巨大规模集成(Giga Scale Integration-GSl)。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上系统(SoC)的时代。
2. 特征尺寸 (Feature Size) ⁄（Critical Dimension）特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进。集成电路的特征尺寸向深亚微米发展，目前的规模化生产是0.18μm、0.15 μm 、0.13μm工艺， Intel目前将大部分芯片生产制成转换到0.09 μm 。下图自左到方给出的是宽度从4μm~70nm按比例画出的线条。由此，我们对特征尺寸的按比例缩小有一个直观的印象。
3. 晶片直径(Wafer Diameter) 为了提高集成度，可适当增大芯片面积。然而，芯片面积的增大导致每个圆片内包含的芯片数减少，从而使生产效率降低，成本高。采用更大直径的晶片可解决这一问题。晶圆的尺寸增加，当前的主流晶圆的尺寸为8吋，正在向12吋晶圆迈进。下图自左到右给出的是从2吋～12吋按比例画出的圆。由此，我们对晶圆尺寸的增加有一个直观的印象。
4. 芯片面积(Chip Area) 随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。但后一问题可通过增大晶片直径来解决。
5. 封装(Package) IC的封装最初采用插孔封装THP (through-hole package)形式。为适应电子设备高密度组装的要求，表面安装封装(SMP)技术迅速发展起来。在电子设备中使用SMP的优点是能节省空间、改进性能和降低成本，因SMP不仅体积小而且可安装在印制电路板的两面，使电路板的费用降低60％，并使性能得到改进。
1、解释基本概念：集成电路，集成度，特征尺寸
参考答案：
A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE
参考答案：
IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction
3、试述集成电路的几种主要分类方法
参考答案：
集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：
“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
5、比较标准单元法和门阵列法的差异。
参考答案：
标准单元方法设计与门阵列法基本的不同点有：(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当市线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。(3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。
6、
7、试述集成电路制造中，导体、半导体和绝缘体各起什么作用。
参考答案：
导体：（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；
（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特基结接触；（6）与重掺杂半导体构成半导体器件的电极的欧姆接触；（7）构成元器件之间的互连；（8）构成与外界焊接用的焊盘。
半导体：（1）制作衬底材料；（2）构成MOS管的源漏区，集成电路中的基本元件就是依据半导体的特性构成。
绝缘体：（1）构成电容的介质；（2）构成MOS（金属-氧化物-半导体）器件的栅绝缘层；
（3）构成元件和互连线之间的横向隔离；（4）构成工艺层面之间的垂直向隔离；（5）构成防止表面机械损伤和化学污染的钝化层。
8、试述半导体特性及其应用。
参考答案：
半导体的电导率在10-22 S·cm-1~10-14 S·cm-1之间，导电性能介于导体与绝缘体之间，半导体的特点是其电导率随外界条件的变化而急剧变化。温度变化、光照，掺入杂质等都能显著改变半导体的导电性能。
半导体的广泛应用：热敏电阻（测温度和自动控制）；光敏电阻（自动控制）；晶体管；集成电路和超大规模集成电路等。
9、列举两种典型的金属与半导体接触。
参考答案：
一种是整流接触，即制成肖特基势垒二极管；另一种是非整流接触，即欧姆接触。
10、
11、试比较p-n结和肖特基结的主要异同点。
参考答案：
共同点：由载流子进行电流传导。
不同点：p-n结由少数载流子来进行电流传导；肖特基结的主要传导机制是半导体中多数载流子的热电子发射越过电势势垒而进入金属中。
12、
13、MOS器件结构的对称性使其源漏区可以互换，双极型器件是否也具有同样的特点？若没有，请说明原因。
参考答案：
双极型器件的集电极与发射极不具有对称性，不能互换。虽然双极型器件原理图显示两个PN结是对称的，但实际制造时发射区的掺杂浓度远远高于集电区，而集电结的面积大于发射结的面积。
14、什么是MOS管的阈值电压。
参考答案：
引起沟道区产生强表面反型的最小栅电压，称为阈值电压VT。
15、讨论MOS器件源漏电流与其几何尺寸的关系。
参考答案：
根据本章给出的式（2.3）可知，MOS器件的栅长L减小，源漏电流增大；栅宽W减小，源漏电流减小。但同时减小L和W，理论上可保持源漏电流不变。
16、MOS管的跨导系数与哪些参数有关？
参考答案：
β是MOS晶体管的跨导系数，β与工艺参数及器件的几何尺寸有关，其关系为：

17、试画出MOS器件跨导与源漏电压的函数曲线。
参考答案：

18、根据式（2.3），试推导PMOS器件在不同工作区域的理想表达式。
参考答案：
0 (a) 截止区
　Ids＝　 （b）线性区
（c）饱和区
18
19、什么叫硅的热氧化？有哪几种热氧化技术？
参考答案：
硅的热氧化法是指硅与氧或水汽，在高温下经化学反应生成SiO2。根据氧化剂的不同，热氧化可分为干氧氧化、水汽氧化和湿氧氧化。
20、试述晶体外延的意义，列出三种外延方法。
参数答案：
晶体外延的意义是：用同质材料形成具有不同掺杂种类及浓度，因而具有不同性质的晶体层。
晶体外延的方法主要有：气相外延生长、金属有机物气相外延生长、分子束外延生长。
21、解释：同质外延、异质外延。
参考答案：
外延生长时，当衬底与外延层为同种材料时称为同质外延，同质外延的目的是形成具有不同掺杂种类及浓度的晶体层，因而它可以具有不同性能。当两者材料相异时称异质外延，异质外延用来形成各种异质结构的器件，如异质结晶体管（HBT）。
22、掩模在IC制造过程中有什么作用？
参考答案：
任何半导体器件及IC都是一系列相联系的基本单元的组合，如导体、半导体及在基片不同层上形成的不同尺寸的隔离材料等。要制作出这些结构需要一套掩模。因此掩模是IC制造过程中必须要经过的一个重要环节。
23、比较整版掩模和单片掩模的区别，并列举三种掩模的制造方法。
参考答案：
整版按统一的放大率印制，因此称为1X掩模。这种掩模在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。
单片版通常把实际电路放大5或10倍，故称作5X或10X掩模。这样的掩模上的图案仅对应着基片上芯片阵列中的一个单元。上面的图案可通过步进曝光机映射到整个基片上。
掩模的制造方法：a、图案发生器法；b、x射线制版；c、电子束描述法。

27、试述曝光时间对设计的图形的影响。
参考答案：
曝光时间对设计图形的影响主要是：若曝光时间较长，对于正性光刻胶则得到的图形实际尺寸比预先设计的可能要小；对于负性光刻胶情况正相反。
28、

29、IC制造中常采用什么方法形成金属层？它的作用是什么？
参考答案：
金属层的形成主要采用物理汽相沉积(Pysical Vapor Deposition，简称PVD)技术。在半导体工艺发展过程中，主要的PVD技术有蒸镀和溅镀两种。
金属层的作用有：（1）形成器件本身的接触线；（2）形成器件间的互连线；（3）形成焊盘。
30、列举两种集成电路制造中的器件隔离结构，并比较其优缺点。
参考答案：
两种最常用的隔离结构：局部氧化隔离法隔离(LOCOS)和浅沟槽隔离(STI)。
局部氧化隔离法会产生“鸟嘴”效应，影响器件的性能；浅沟槽隔离法能有效地减小“鸟嘴”效应。
31、试述 “鸟嘴”效应是如何产生的？它对MOS器件有什么影响？
参考答案：
通常，IC器件之间通过氧化去来隔离的，在局部氧化隔离工艺中，由于氧化过程中的渗透作用，造成了氧化区具有“鸟嘴形”。这种形状造成了有源区的变化，器件的宽度不再是版图上所画的。这就是所谓的“鸟嘴”效应。当器件尺寸缩小后，它将影响MOS器件的开启电压。
32、
33、上题所述N阱CMOS工艺需要哪几层掩模？每层掩模分别有什么作用？
参考答案：
需要十层掩模，每层掩模及其作用如下：
Mask1：形成n阱区
Mask2：确定NMOS和PMOS有源区
Mask3：场和栅氧化
Mask4：形成多晶硅并刻蚀成图案
Mask5：P＋扩散
Mask6：N＋扩散
Mask7：刻蚀接触孔
Mask8：沉积第一层金属并刻蚀成图案
Mask9：沉积第二金属并刻蚀成图案
Mask10：形成钝化层并刻蚀焊盘
34、为什么在相同工艺条件和相同几何尺寸下NMOS管速度要高于PMOS管？如果相同栅长的N管和P管要达到相同的速度，理论上N管和P管要满足什么条件？
参考答案：
因为NMOS管的导电沟道是由带负电的电子累积而成，而PMOS管的导电沟道是由带正电的空穴累积而成，由于电子的迁移率大约是空穴迁移率的2.5倍，因此NMOS管速度要高于PMOS管。
如果相同栅长的N管和P管要达到相同的速度，从理论上讲，PMOS管的栅宽应是NMOS管的2.5倍。
35、双极、CMO和BiCMOS集成电路器件各有何特点。
参考答案：
双极器件具有速度高、驱动能力强和低噪声等特性，但功耗大而且集成度低。CMOS器件具有低功耗、集成度高和抗干扰能力强等优点，但它的速度较低、驱动能力差，在具有高速要求的环境下难以适应。所以结合了双极与CMOS工艺技术的BiCMOS工艺技术应运而生。BiCMOS工艺技术是将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。
36、
37、BiCMOS工艺技术常分为哪两类？它们各有什么特点？
参考答案：
BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。影响BiCMOS器件性能的主要部分是双极部分，因此以双极工艺为基础的BiCMOS工艺用的较多。
38、与以P阱CMOS工艺为基础的BiCMOS工艺相比，以N阱CMOS工艺为基础的BiCMOS工艺有什么特点？
参考答案：
优点包括：（1）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能；（2）制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。它的缺点是：NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P+-Si为衬底，并在N阱下设置N+隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小5-6倍，还可以使CMOS器件的抗闩锁性能大大提高。
39、目前GaAs工艺有哪几类？
参考答案：
GaAs工艺分为三大类：GaAs MESFET，GaAs HEMT，GaAs HBT
40、GaAs HEMT与MESFET的主要区别是什么？
参考答案：
HEMT也属于FET的一种，它有与MESFET相似的结构。HEMT与MESFET之间的区别在于有源层。
41、与CMOS工艺相比，GaAs工艺有什么主要特点？
参考答案：
与CMOS工艺相比，GaAs工艺具有速度高、噪声小、驱动能力强的优点。但其缺点是价格高、功耗大、成品率低。
42、已知突变PN结零偏势垒电容为3pF，内建势垒电压为0.5V，计算10V反偏电压时的势垒电容。
参考答案：
突变结，m＝0.5
43、对于渐变结，上述势垒电容值是多少？
参考答案：
渐变结，m＝1/3
44、什么是MOSFET的阈值电压，它受哪些因素影响？
参考答案：
阈值电压Vt是使半导体表面达到强反型所需加的栅极电压。它受衬底掺杂浓度、体效应、半导体材料的费米势等的影响。
45、试述MOS管沟道长度L和宽度W与阈值电压的关系。
参考答案：
当MOS工艺发展到亚微米、深亚微米水平后，必须考虑二阶效应。这时，随着沟道长度L的减小，阈值电压将减小；随着沟道宽度W的减小，阈值电压将增大。
46、图a中M1和M2为某CMOS工艺中的两个NMOS管，M1的W/L＝12μm/6μm，M2的W/L＝4μm/2μm，其它物理参数及偏置均相同。图b中给出了M1的漏极电流Id1随Vgs的变化曲线，请画出Id2的大致变化，并说明Id1和Id2有什么不同，并解释不同的主要原因。

参考答案：
考虑MOS器件的窄沟道效应，M2的阈值电压比M1的高，所以电流Id2小于Id1。如图

47、什么是MOS器件的体效应？
参考答案：
MOS工艺中，N管衬底接最低电位，P管衬底接最高电位；但它们的源极却未必与衬底电位相同，于是源衬存在电压差，这个电压差将影响阈值电压，这称为体效应。
48、MOS器件存在哪些二阶效应？分别是由什么原因引起的？
参考答案：
二阶效应包括：短沟道效应，窄沟道效应，迁移率退化，沟道长度调制效应，静电反馈效应等。引起原因见7.4和7.5节。
画出一个PMOS管叉指数为2的版图俯视图，要求使漏极电容最小。与相同大小的单指NMOS管相比，漏极电容、栅极电阻有什么变化？
49、说明MOS器件噪声的来源、成因及减小方法。
参考答案：
MOS器件噪声的来源：a、热噪声，由沟道内载流子无规则运动引起，可通过增加MOS的栅宽和偏置电流来减小。b、闪烁噪声，沟道处二氧化硅与硅界面上电子的充放电引起，同样通过增加MOS的栅宽来减小。
50、MOS器件按比例缩小后对器件特性有什么影响？
参考答案：
若MOS器件按比例因子α缩小后，器件速度得意提高、功耗减小、芯片面积减小集成度提高。
51、什么是电阻率？它的单位是什么（国际标准单位制）？
参考答案：
电阻率ρ是反映材料导电性能的物理量，与导线的长度、横截面积无关。ρ数值上等于L=1m、A=1m2时的R值，ρ越小说明材料导电性能越好。材料的电阻率与温度有关，金属材料的电阻率随温度的升高而增大．一般说温度升高1℃，电阻率增大约0.4 %。
单位：Ω·cm
52、试用电导率为102/（Ω·cm），厚1μm的材料设计1kΩ的电阻，设电阻宽1μm，求其长。
参考答案：
因为：，又电导率与电阻率互为倒数，所以：

53、什么是无源电阻？什么是有源电阻？举例说明。
参考答案：
无源电阻通常是合金材料或采用掺杂半导体制作的电阻，而有源电阻则是将晶体管进行适当的连接和偏置，利用晶体管的不同的工作区所表现出来的不同的电阻特性来做电阻。
例：无源电阻有：掺杂半导体、多晶硅电阻等；有源电阻有：工作在饱和区的PMOS器件。
54、集成电容主要有几种结构？并比较不同结构的优缺点。
参考答案：
1）金属-绝缘体-金属(MIM)结构；2）多晶硅/金属-绝缘体-多晶硅结构；3) 金属的叉指结构4）PN结电容；5）MOS电容。
55、利用2μm×6μm的多晶硅栅极覆盖在4μm×12μm薄氧化层的正中间构成一个MOS管，已知Cox＝5×10－4pF/μm2，估算栅极电容。
参考答案：
MOS结构如图所示：

所以栅极电容：Co＝5×10－4×2×4＝40pF
56、试述两种传输线电感，比较其优缺点。
参考答案：
传输线电感可以有微带线（Microstrip）和共面波导（CPW）两种实现方法。相对于微带线，CPW的优点是：
1）工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
2）在相邻的CPW之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
3）比金属孔有更低的接地电感。
4）低的阻抗和速度色散。
CPW的缺点是：
1）衰减相对高一些，在50GHz时，CPW的衰减大约是0.5dB/mm;
2）由于厚的介质层，导热能力差，不利于大功率放大器的实现。
57、比较砷化镓和磷化铟等衬底与硅衬底上的电感等效电路，试分析两者存在差异的原因。
参考答案：
砷化镓和磷化铟等衬底为半绝缘体，硅衬底为半导体。因此，硅衬底上电感有衬底损耗电阻和电容。
58、版图设计的基本前提是什么？
参考答案：
版图设计的基本前提条件是：计算机辅助版图设计工具；版图设计规则；与设计相关的工艺文件。
59、规定版图几何设计规则的意义是什么？
参考答案：
版图几何设计规则为电路设计师和工艺工程师提供了一种必要的信息联系。其主要目标是获得有最佳成品率的电路，而几何尺寸则尽可能地小，同时又不影响电器电路的可靠性。
60、从设计的观点出发，版图设计规则应包括哪些部分？
参考答案：
从设计的观点出发，设计规则可以分为三部分：
（a）决定几何特征和图形的几何规定，这些规定保证各个图形被此之间具有正确的关系．对设计人员来说，这方面的重要考虑是，每层掩模上的各个图形部件应该相切，或者应
该保持互相分开；不同掩模上的各个图形部件应该套合，或者应该保持互相分开，一切都符合要求。这些几何关系在确定诸如晶体管纵横比或电容值等最坏情况设计参数方面也很重
要。
(b)确定掩模制各和芯片制造中都需要的一组基本图形部件的强制性要求。典型的图形部件可能包括制造中所用的各块掩模精确套准所需的对准标志，把各个电路从硅片切下
来的划片间距以及供压焊封装用的压焊点尺寸。
(c)定义设计人员设计时所用的电参数的范围。 通常，这些电参数包括晶体管增益，开启电压、电容和电阻的数值。
61、版图DRC、ERC和LVS的意义是什么？
参考答案：
DRC：检查版图中同层、不同层间图形的线宽、间距是否满足工艺的最小尺寸要求。
ERC：检查版图中是否存在开路、短路、浮点等违反电气规则的现象。
LVS：检查版图网表与电路原理图网表是否一致，即所画版图器件连接与相应的电路图连接关系的一致性检查
62、编写DRC版图验证文件的主要依据是什么？
参考答案：
工艺文件中的层次定义和给定的版图设计规则。
63、为提高CMOS集成电路的抗自锁能力，可在版图设计上采取哪些措施。
参考答案：
合理布置电源接触孔，减小横向电流密度和横向电阻。采用伪收集极。采用保护环。
64、目前集成电路版图设计的主流工具有哪些？
参考答案：
Cadence提供的Virtuoso Layout版图编辑环境；九天EDA软件包提供的ZeniPDT集成版图编辑系统；Tanner提供的L-Edit版图编辑工具等。
65. 根据图9.37，给出M2管的漏极电流表达式。

图9.37
参考答案：

66. 在图9.38中，若所有的晶体管都工作在饱和区，求M4的漏电流。

图9.38
参考答案：

67、 在图9.38中，若所有的晶体管都工作在饱和区，画出Vx从一个大的正值下降时Ix的草图。

图9.39
参考答案：

68. 设计一个CMOS差分放大器电路，写出其对应的SPICE描述语句并作差模电流-电压特性分析。
参考答案：
a amp only
.lib 'd:\mm0355v.l' TT
v2 vdd 0 5v
v3 3 0 dc 1.2v
mn1 5 1 6 0 nch l=0.4u w=90u
mn2 7 2 6 0 nch l=0.4u w=90u
r1 vdd 5 1k
r2 vdd 7 1k
mcs1 6 3 0 0 nch l=0.4u w=30u
msf1 vdd 5 8 0 nch l=0.4u w=40u
mdf1 8 3 0 0 nch l=0.4u w=30u
msf2 vdd 7 9 0 nch l=0.4u w=40u
mdf2 9 3 0 0 nch l=0.4u w=30u
;.op
vs1 1 0 ac 1 0 pulse(2.5 2.7 0 0.01ns 0.01ns 0.2ns 0.4ns)
vs2 2 0 ac 1 180 pulse(2.7 2.5 0 0.01ns 0.01ns 0.2ns 0.4ns)
.ac dec 100 1 8g
.let voutdb=db(v(8))
.plot ac voutdb

.tran 0.001ns 10ns 0ns
.plot v(1) v(2) v(5) v(8) v(9)

.end