实验九新四位全加器的设计.doc

课题：全加器实验
【课时安排】
2学时
【实验要求】
1. 掌握Max+Plus II的使用流程
2. 学习并掌握全加器的设计
【实验内容】
设计四位加法器并进行仿真。
具体要求：
一个带进位输入、输出的4位全加器
端口：A、B为加数，CIN为进位输入，SUM为加和，COUT为进位输出

1. 编号1-15单号的同学设计四位超前进位加法器（参考教材P139）
2. 编号1-15双号的同学参考ALU运算模块的设计（教材P144），使用加法运算符设计
3. 编号16-29单号的同学用生成语句描述对4位全加法器程序。（参考教材P89例3-26）
4. 编号16-29双号的同学用结构体的结构化语句描述二输入的4位全加法器程序（参考教材P89例3-35及P65例3-12）

以上设计均需进行仿真，实验完成后提交电子文档（内含对应的VHDL程序及仿真结果的截图），提交实验报告，在实验报告中只需写清楚本次实验的设计原理和设计过程（如1号只写超前进位的实现过程，16号只写生成语句描述对4位全加法器程序的实现过程）。

【实验原理介绍】
一、 一位全加器
1. 设计原理
a sum

b

ci cout

加法器是最基本的算术运算单元。加法器中最基本的单元是全加器。全加器中有两个输入数据a和b，一个进位输入Ci，一个和输出sum和一个进位输出Cout
2. 一位全加器的VHDL设计实现
根据全加器的工作原理，用VHDL描述源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY full_adder IS
PORT (a, b, ci： IN STD_LOGIC;
sum, cout： OUT STD_LOGIC);
END full_adder;
ARCHITECTURE rtl OF full_adder IS
BEGIN
sum <= a XOR b XOR ci；
cout <= (a AND b) OR (a AND ci ) OR ( b AND ci)；
END rtl;
二、 4位串行进位加法器设计

【实验重要步骤】
略。