课程设计 cmos.doc

目录
第一章 引言 - 1 -
第二章 版图设计规则 - 2 -
2.1最小宽度 - 2 -
2.2最小间距 - 2 -
2.3最小包围 - 3 -
2.4最小延伸 - 3 -
2.5天线效应 - 3 -
第三章 图元 - 4 -
3.1 MOS管 - 4 -
3.2电阻工艺 - 6 -
3.3电容工艺 - 8 -
3.4连接 - 8 -
3.5焊盘 - 8 -
第四章 版图设计与排版 - 9 -
4.1版图设计环境 - 9 -
4.2元件布局与布线 - 9 -
4.3 芯片版图布局 - 9 -
4.4 版图设计注意事项 - 11 -
第五章 版图检查 - 12 -
5.1 设计规则检查DRC - 12 -
5.2 电路提取 - 14 -
5.3电气规则检查ERC - 14 -
5.4版图与电路图对照LVS - 16 -
第六章 版图数据提交 - 16 -
第七章 结语 - 16 -

摘要：集成电路按晶体管的性质分为TTL和CMOS两大类，TTL以速度见长，CMOS以功耗低而著称，其中CMOS电路以其优良的特性成为目前应用最广泛的集成电路。而特征尺寸的减小使得集成电路的复杂度增加，一个芯片中可能有成千上万的电子元件包括晶体管、电阻、电容身甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类的进步创造了空前绝后的奇迹，而使这种奇迹变为现实的集成电路版图设计。集成电路版图设计就像是一种大人玩的拼图，与小孩玩的不同的是在于，这种游戏通常会分成两组，它通过特定的途径（计算机辅助设计软件）与限定的规则来完成拼图，与此同时，应尽可能的减小图形面积，然后将这两对人员组合起来的图片通过裁判LVS进行比较，知道两块图形一摸一样。
关键词 规则； 组元； 排版； 验证

第一章 引言
集成电路的出现于飞速发展彻底改变了人类文明和人们日常生活的面目。集成电路是电子电路，但他又不同于一般意义上的电子电路，它把成千上万的电子元件包括晶体管、电阻、电容身甚至电感集成在微小的芯片上，正是这种奇妙的设计和制造方式使它为人类的进步创造了空前绝后的奇迹，而使这种奇迹变为现实的集成电路版图设计。
版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。总而言之，版图设计需要通晓基础电学概念、工艺限制及特性：对空间和版图规划拥有良好的想象和直觉得能力：能够学习和使用各种各样的CAD工具。
设计工艺有许多种，图1.1是一种适用于所有版图设计类型的通用设计流程。
⒈制定版图规划
记住要制定肯能会被
遗忘的特殊要求清单
2、设计实现
考虑特殊要求及如何布线
创建组元并对其进行布局
3、版图验证
执行基于计算机的检查和
目视检查，进行校正工作
4、最终步骤
工程核查于版图核查，
版图参数提取与后仿真

规划工作

实现

验证

听取他人意见

图1、1 集成电路版图设计流程
步骤1中，收集并回顾所有相关的版图设计基础，并将其应用到被考虑的特定电路设计中。目的在于，尽可能对所有组元和信号所在的总区域进行文档记录，并在此基础上制定整个版图设计的策略。
步骤2是设计的简单的实现：基于设计的真实实现来进行版图规划，并尽可能对她进行某些修改。
步骤3的大部分工作是基于计算机的检查。除了基于计算机的检查外，还需目测检查，因为大多数设计的许多方面单靠计算机是检查不出来的，毕竟计算机的自动检查实际上只依赖于所输入的规则。比如说，对称版图对称度等。
步骤4是最终的完整性检查和交叉检查，它和最终版图参数提取步骤一起，目的是确定是否所有的要求都已被满足且没有遗漏。
最后，在设计所有修改和改进的每一个步骤之后，都应该返回到前面的步骤之中，去修改那些可能不再有效的要求。该流程中是没有捷径的。图中所有箭头只是向上的，因此每次修改后之后，都需要重新执行前面的所有步骤。
集成电路电路版图设计是实现是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路版图设计者的精心设计。
第二章 版图设计规则
集成电路的制造必然受到工艺技术水平的限制，受到器件物理参数的制约，为了保证器件正确工作和提高芯片的成品率，要求设计者在版图设计时遵循一定的设计规则，这些设计规则直接由流片厂家提供。
设计规则就是不管制造工艺的每一步出现什么样的偏差都能保证正确制造晶体管和各种连接的一套规则。是版图设计和工艺之间的接口。是安排掩膜上几何图形构图所用的一些强制性规定。这些规定是通过综合考虑电学性能和可靠性限制与加工能力之间的关系而产生的。“多晶硅与多晶硅之间的间距必须大于或等于2nm”这就是一条典型的设计规则。一组设计规则的复杂程度不等，这取决于解释特殊情况数目，取决于工艺特性描述的细致程度和设计思想。大部分规则都可以纳入以下描述的四种规则之一。
2.1最小宽度
最小宽度指封闭几何图形的内边之间的距离如图2.1所示
掩膜上定义的几何图形的宽度（和长度）必须大于一个最小值，该值由光刻和工艺水平决定，例如，若矩形多晶硅的宽度太窄，那么由于制造的偏差的影响，可能会导致多晶硅断开或者出现局部大电阻，但是必须注意，无法控制每一层的厚度。在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。

图2、1 宽度定义
2.2最小间距
间距指各几何图形外边界之间的距离，如图2.2所示：
在同一层掩膜层上，各图形之间的间隔必须大于最小间距，在某些情况下，不同层的掩膜图形间隔也必须大于最小间距。

图2、2 间距的定义
2.3最小包围
交迭有两种形式：
a)一几何图形内边界到另一图形的内边界长度(overlap)，如图2.3(a)
b)一几何图形外边界到另一图形的内边界长度(extension)，如图2.3(b)
图2、3 交迭的定义
如为了保证接触孔位于多晶硅与第一层金属的正方形区域内，应使多晶硅与第一层金属均在接触孔周围有足够的余量。
2.4最小延伸
某些图形在与其他图形的边缘外还应至少延伸一个最小长度。例如，为确保晶体管在有源区边缘正常工作，多晶硅栅极必须在有源区以外具有最小延伸。如图2.4.

图2、4 最小延伸
除了上面所说的最小尺寸外，还要遵循一些最大允许尺寸，例如，为了避免“起波”问题，长金属线的最小宽度通常应大于段金属线的最小宽度。
2.5天线效应
假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线接在一起，如图2.5(a)所示，在刻蚀第一层金属时，这片金属像一根“天线”，收集离子，是其电位升高，因此，在制造工艺中，这个MOS管的栅电压可增大到使栅氧化层击穿，并且这种击穿不能恢复。
任何与栅连接的大片的导电材料，包括多晶硅本身，都可能产生天线效应。因此，亚微米CMOS工艺通常限制了这种几何图形的总面积，从而将栅氧化层被迫坏的可能性减到最小，如果有必要使用大面积的几何图形，就必须像一样，断开第一层金属。这样当第一层金属被刻蚀时，大部分面积就没有与栅极连接。如图2.5(b).

图2、5 天线效应
第三章 图元
按理说，根据上节给出的设计规则，就可以设计版图了。事实上，仅根据这些规则就来设计版图，还是难以入手的，因为电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。这些有机组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。
3.1 MOS管
在版图中，NMOS 和PMOS 可通过如下规则判断：
（1）、对于数字电路，CMOS 中的P 管W/L 大，N 管W/L 小
（2）、源极接Vdd 的一般为PMOS，接Vss 的一般为NMOS
（3）、模拟电路不完全服从以上规律。可结合电路结构来分析。如差分放大器尾电流接Vss，则差分对及尾电流MOS 器件为NMOS，负载管则可以基本判定为
PMOS。
（1）、普通MOS 管
见图3、1中，多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区共同形成N型有源区，P+扩散和有源区共同形成P型有源区。有源区分别在栅极两侧构成源区和漏区。源区和漏区又分别通过接触孔与第一层金属连接构成源极和漏极。
MOS管的可变参数为：栅长（L）、栅宽（W）和栅指数。
栅长指栅极下源区和漏区之间的沟道长度，最小值为2lambda=0.4μm。
栅宽指栅极下有源区(沟道)的宽度，最小栅宽为3 lambda=0.6μm。
栅指数指栅极的个数。

图3、1 普通MOS 管
（2）、叉指MOS 管
不同宽度和长度的晶体管很难匹配。即使是低度匹配的器件也必须有相同的沟道长度。大多数匹配晶体管要求具有相对较大的宽度，而且通常分成几个部分或者叉指,其中每个叉指的宽度和长度都应该与其他叉指相等。如图3、2

图3、2（a）简单的MOS晶体管折叠结构；（b）使用叉指结构
(3)、耐高压MOS 管
该晶体管为非自对准工艺，版图示意如图3.3上，使用n 阱作为轻掺杂的漏极。
图3、3 高压MOS管版图

（4）、功率开关MOS 管
版图上的一半面积都用来做电路中的一个关键器件——功率开关MOS，版
图示意如上。源漏区域为矩阵结构，且漏极也做在n 阱中，为非自对准工艺，可
承受高压大电流。
图3、4 功率开关MOS 管
3.2电阻工艺
CMOS工艺可用的电阻有多晶硅电阻、有源层电阻、阱区电阻和有源电阻。
（1） 、扩散电阻是有源/漏扩散形成，见图3.21，在非硅化工艺中此电阻的方块电阻通常是在50~150Ω╱□的范围内，对于硅化工艺，阻值通常为5~15Ω╱□.在集成电路中源/漏扩散作为导体与其作为电阻产生矛盾。显然，自校准硅化工艺的目的是使源/漏扩散更接近导体的性能。在工艺中，自校准规划部分可用做硅化膜的掩膜，因此允许在所希望的地方进行高源/漏极扩散。扩散电阻的电压扩散系数在100~500ppm/V范围内。此种电阻的对地寄生电容也与电压有关。
图3.21 N扩散电阻俯视图
（2） 、N阱电阻是在n阱两端有n+源/漏极扩散做接触区而构成的,见图3.22。这种电阻的方块电阻为1~10kΩ╱□，且电压系数很大。在精度要求不高的情况下，例如上拉电阻或保护电阻，这种结构很有用。
图3.22 阱电阻俯视图
（3） 、多晶硅电阻如图3.23。 这种电阻背后氧化物所包围，方块电阻为30~200Ω╱□.其值取决于掺杂溶度。多晶硅化物工艺中，多晶硅的有效电阻为10Ω╱□。在大多数设计中，多晶硅被选择作为电阻的材料，因为这种材料的电阻相对较大，电阻率和宽度被严格控制，而且最终电阻所占有的面积没有限制。
图3.23 多晶硅电阻俯视图
（4）、有源电阻如图3.33。利用MOS管的沟道电阻。所占的芯片面积要比其他电阻小的多，但它是一个非线性的电阻（电阻大小与端电压有关）。

如图3.33 NMOS有源电阻俯视图
需要电阻的情况如下：
●分压器
●延迟元件
●动态逻辑负载
●SRAM单元
●ESD输入保护结构
●很多模拟电路应用
实现任何电阻的第一步都是选择一个恰当的分层。分层的恰当选择，可能需要考虑以下几点因素：
●不同分层的电阻率。
●在不同工艺不同环境条件（温度）下的电阻率的变化。
●在不同工艺条件下分层的宽度的变化。
●在所选择的分层上电阻的最终实现面积。
电阻计算的惯用方法是：以每平方阻值为单位来描述每个导体层的阻值。当导体的宽等于长时，即定义为一个“平方”。计算一个导体电阻的公式为
R=ρ*l/w
这里，ρ表示导体层的电阻率，单位是Ω╱□，l表示长，w表示宽。
3.3电容工艺
最形象的电容结构为两个导电极板中间夹一个介质层，在版图识别中，可以
看作导电极板的是POLY，METAL1，METAL2 以及扩散层，一般介质层都是由
绝缘硅层构成的。电容主要为POLY-POLY 电容，METAL-POLY 电容,METAL2-METAL1 电容，多晶硅-n+扩散层MOS 电容，MOS 管源漏对接电容。见图3.3是METAL2-METAL1 电容。

图3.3是METAL2-METAL1 电容俯视图
电容计算公式：

其中，area是两导电层重叠区域的面积，Carea[fF/μm2]是单位有效面积的电容量, perimeter 是两导电层重叠区域的周长，Cfringe[fF/μm]是单位长度电容量。电容的可变参数为：两导电层重叠区域一边的长度(y[λ])、电容值(Ctotal[F])。
3.4连接
集成电路工艺流程中，不同导电层之间由绝缘介质隔离。导电层之间的相互连接需要通过打孔实现。
有源层、多晶硅和第二层多晶硅都通过接触孔与第一层金属连接。图3.41为各层连接的俯视图。

图3.41 (a)多晶硅和第一层金属、(b) 第一和第二层金属
3.5焊盘
电路的输入和输出需要通过适当的导体结构（焊盘）来实现与外部电路的连接，它同时用于电路的在芯片测试。为了使内网线与管芯相连，就需要芯片的四周放置大的“焊盘”，并使其与电路中的相应结点相连接。
焊盘的尺寸与结构是由两方面规定的：可靠性以及内引线键合过程中的偏差流出的余量。当内引线的直径范围是25um~50um，最小焊盘尺寸在70um*70um到100um*100um之间。相邻两个焊盘之间的距离通常为25um。从电路设计的角度来讲，焊盘的尺寸越小越好，因为这样可以减小焊盘对衬低的电容，并且节省芯片的面积。
简单的焊盘可能仅仅由最上层的金属形成的正方形构成。但是这种结构在键合是容易被扯动而剥离。因此，焊盘都是由最上面的两层金属构成，并且他们之间有位于四周的许多通孔相连接，如图3、5。
图3、5 PAD俯视图
第四章 版图设计与排版
4.1版图设计环境
版图设计环境的主要设置是指对电路板工作层的设置和系统参数的设置，其中包含工作层类型设置、栅格设置、电路版编辑和显示设置、工作层设置、显示/隐藏设置、默认设置和信号完整性设置等内容。
4.2元件布局与布线
利用版图编辑工具设计版图的基本步骤是：
（1）、运行版图编辑工具，建立版图文件；
（2）、在画图窗口内根据几何参数值调元器件和子单元的版图；
（3）、在不同的层内进行元器件和子单元之间的连接；
（4）、调用DRC程序进行设计规则检查，修改错误；
（5）、调用电路提取程序提取版图对应的元件参数和电路拓扑；
（6）、与分析阶段建立的电路图文件结合进行版图与电路图对照分析，即LVS。
（7）、存储版图文件，供今后修改和重用。
4.3 芯片版图布局
以1/4电路比较器为例，见图4、31。

（1）、确定比较器的高度，画出电源，地线，一般电源线和地线为整个器件高度的1/10。
（2）、差分对管，将宽长比较大的管子分成两个或更多。

（3）、比例电流源，负载管和反相器。

4.4 版图设计注意事项
（1）、结构对称 总体构思，安排每个管子的位置。对于差分形式的电路结构，在版图设计时也讲究对称，这样有利于提高电路性能。为了讲究对称，有时候需要把一个管子分成两个，比如为差分对管提供电流的管子就可以拆成两个、四个甚至更多。差分形式对称的电路结构，一般地线铺在中间，电源线走上下两边，中间是大片的元件。
（2）、有足够的导线宽和通孔 当采用的工艺有多晶硅和多层金属时，布线的灵活性很大。一般信号线用第一层金属，信号线交叉的地方用第二层金属，整个电路与外部焊盘的接口用第三层金属。但也不绝对，比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条甚至三条金属线铺成两层甚至三层，电流在每一层金属线上流过去的量就小了二分之一。层与层是通过连接孔连接的，在可能的情况下适当增加接触孔数，确保连接的可靠性。
（3）、对齐的输入输出 输入和输出最好分别布置在芯片两端，例如让信号从左边输入，右边输出，这样可以减少输出到输入的电磁干扰。
（4）、确定导线规格 金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为0.8mA/mm2，Metal1、Metal2厚0.7mm,电流密度按0.56mA/mm2设计，Metal3厚1.1mm,按0.8mA/mm2设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应，使金属变窄直到截断。因此，流过大电流的金属连线应该根据需要设定宽度。
（5）、高度固定，宽度可变 为了保持结构的统一，一般将所有的门都固定高度，一般由最小单元高度及库的网格来确定，对于需要有较大的逻辑门来驱动大的电阻，将改变单元宽度并分割晶体管使之能放在轨线内。同时也易于电源的布线，芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。以减少进入衬底的噪声。
（6）、考虑电容的影响 对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层金属之间均会形成电容。可能整个电路的有效面积仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲面积，可以尽量设计成电容，利用这些电容来旁路外界电源和地对电路性能的影响。
（7）、考虑电阻的影响 对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电阻值，实际矩形结构的电阻值只跟矩形的长宽比有关。金属或多晶硅连线越长，电阻值就越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。电阻可以用不同的材料形成，可选择性很大，需要设计者进行选择。比如根据的所需电阻值的大小，阻值的精确度，电阻的面积等来确定选用何种电阻。对于电阻宽度，也需要考虑，保证可以流过足够大的电流，防止电阻被烧坏
（8）、固定宽长比 MOS管的尺寸（栅长、栅宽）是由电路模拟时候定下来的，画MOS管时应按照这些尺寸进行。但是当MOS管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，我们需要减小每个MOS管的栅宽，为达到的所需的总栅宽可以采用并联的方式。另外，对于NMOS管，我们应当充分保证其衬底接地，而PMOS管应当保证其衬底充分接高电平，特别MOS管流过大电流时，应该在管子周围形成隔离环进行保护。
（9）、力求层次化设计 即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨、层次清晰。图形应尽量简捷，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且使版图一目了然。
（10）、一致性 设计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减小不必要的寄生效应还应力求版图与电路原理框图保持一致，必要时修改框图画法，并力求版图美观大方。
第五章 版图检查
5.1 设计规则检查DRC
DRC的编写是利用布尔指令来确定位置,利用工具句法来检查规则。布尔运算包括AND、OR和NOT功能，
（1）AND功能
只有在两个输入都出现的时候才能得到一个输出,见图5.11。所以由两个工艺层得到的输出是两个多边形指间的重叠部分。适合用来寻找CMOS晶体管。例如，CMOS晶体管有一个定义栅的多晶层和一个定义源漏区域的有源区层。只要是多晶在有源层上面，那里就有一个晶体管。

图5.11 AND功能
（2）OR功能
把两个多边形合二为一，见图5.12。只要出现任何一个条件时就会得到一个输出，如果有A或有B或两者同时出现，就会得到一个输出。适合再建一个临时工艺层，例如，有些晶体管和些电阻，当他们拥有共同的设计规则时，就可以将它们定义在同一个工艺层上来处理。

图5.12 OR功能
（3）NOT功能
只有A但没有B时猜的到输出，见图5.13。当找到一个电阻层时，但与这个电阻层一起可能还有另一个工艺层来改变它的掺杂，只要进行NOT操作，就能得到真正的电阻。

图5.13 NOT功能
DRC布线设计完成后，检查布线设计是否符合设计者所制定的规则，同时也需确认所制定的规则是否符合生产工艺的需求，一般检查有如下几个方面：
（1）线与线，线与元件焊盘，线与贯通孔，元件焊盘与贯通孔，贯通孔与贯通孔之间的距离是否合理，是否满足生产要求。
（2）电源线和地线的宽度是否合适，电源与地线之间是否紧耦合（低的波阻抗）在版图中是否还有能让地线加宽的地方。
（3）对于关键的信号线是否采取了最佳措施，如长度最短，加保护线，输入线及输出线被明显地分开。
（4）模拟电路和数字电路部分，是否有各自独立的地线。
（5）后加在版图中的图形（如图标、注标）是否会造成信号短路。
（6）对一些不理想的线形进行修改。
（7）、在版图上是否加有工艺线，阻焊是否符合生产工艺的要求，阻焊尺寸是否合适，字符标志是否压在器件焊盘上，以免影响电装质量。
（8）多层板中的电源地层的外框边缘是否缩小，如电源地层的铜箔露出板外容易造成短路。
5.2 电路提取
电路提取是分块进行的。在版图上有很多结构相似的单元位置相近。因此根据位置关系和结构的相似性将整个版图分成若干部分。从电路设计方面来看,功能一致的电路部分要相邻以达到最好的功能对称性。在电路中距离较近的两个部分也要将版图设计在一个单元当中以避免过长的金属走线带来的寄生效应。因此要将版图分成几块来进行电路提取。
5.3电气规则检查ERC
电学规则提供物理、逻辑和名字三大方面的检查。
（1）物理检查
物理方面的检查包括如下方面：

（2）逻辑检查
逻辑方面的检查包括如下

（3）名字检查
名字方面的检查包括：

激活电学规则功能后，软件自动将电学规则检查出的错误内容打印在输出窗口内，如下图：
5.4版图与电路图对照LVS
LVS的第一步是从版图中提取器件信息。LVS的第二步是比较。从某种工具中提取出一个它从版图中找到的器件的网表，再从电路中产生一个网表，然后对这两个网表进行比较。就像一个中立的第三方，一个独特的裁判，另一双眼睛。
和DRC过程一样，LVS也是需要反复的过程，如果你在布线中发现一个错误，并作了修改，然后重新运行LVS，这可能会发现一个新错误，改正它，然后再运行LVS。必须反复修改反复检查直至最终显示出LVS没有问题，然而，在改正LVS问题的同时可能又引入一些DRC方面的错误。所以，必须再一次的运行DRC，直到DRC没有问题，还得再一次的运行LVS，如此不断的交替反复进行DRC和LVS检查，直至最终每样东西都显示出DRC和LVS都没有问题。
第六章 版图数据提交
将版图数据转换成称之为GDS-II格式的码流数据
一个GDSⅡ数据流文件是一个很大的自我包容的文件，它包括了一切——所有的库和所有的单元。她还有版图所有的信息。甚至保留了设计中的层次结构，所以，当把一个数据流文件读回到某工具时，将会看到设计过程中所有的单元和工艺层的信息。如图6、1。

图6、1 基本数据与实际晶体管融合在一起产生一
个GDSⅡ的字符串文件
第七章 结语
本课题主要讲CMOS集成电路版图设计的的分析与排版，通过对集成电路中组元（电阻、电容，MOS管等）和对简单的电路进行排版来阐述本课题。
CMOS集成电路设计是一个很广、很深入的问题，需要涉及到器件物理、电路设计、版图设计、电路仿真等知识。文中有很多知识只是做了一个简单的介绍，并没深入讨论。最后会给出相关的参考文献。
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