北京邮电大学06-07学年数字电路与逻辑设计期末试题.doc

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北京邮电大学2006—2007学年第二学期
《数字电路与逻辑设计》考试试题
考试注意事项
一、学生参加考试须带学生证或学院证明，未带者不准进入考场。学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等与考试无关的东西一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试卷上，草稿纸上一律无效。地方不够时做在背面，并在前面标明。
考试课程
数字电路与逻辑设计
考试时间
2007年 6月 3 日
题号
一
二
三
四
五
六
七
八
总分
满分
10
20
10
15
15
10
10
10
100
得分

阅卷教师

一．判断题：(10分)（在本题下方的表格中对应题号填入√或×）
（1.电路的输出仅取决于电路当前的输入，该电路为组合逻辑电路。
（2.由与、或、非门电路构成的逻辑电路一定是组合逻辑电路。
3.TTL与非逻辑门的某输入端悬空时，可认为输入是逻辑“1”。
4. 若让TTL电路的某输入端接低电平，可直接接地或通过任意阻值的电电阻接地，
5. OC门的输出相互连接并接上拉电阻后，实现“线或”功能。
6. 米里 (Mealy) 型时序逻辑电路的输出取决于输入信号和触发器的
状态。
7. 4个触发器不一定能够构成长度为11 的移位型序列信号发生器。
8. 状态简化中，若S1、S2两状态的输出不同，则S1、S2两状态肯定不等价。
9. 实现模值为11的计数器至少需要4个触发器。
10. TTL门输出最大拉电流能力是指输出低电平时流入输出端的最大允许电流。
1
2
3
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8
9
10

二．选择填空题（20分，每空2分）（将正确答案填入本题下方的表格中，可能为多选题。）
1．若输入AB均为1时，输出F＝0，否则输出F＝1，输入和输出之间的逻辑关系为：（ ）。
（A）异或 (B) 同或 (C) 与非 (D) 或非
2．在图2-1的TTL门电路中，输出为高电平的有（ ）

（A）. （B）. （C）.
（D）
图2-1
3. JK触发器在时钟脉冲的作用下，如果要使，则输入信号JK应为 。
A， B，
C， D，

4．函数的最简或与式为：( )
(A) (B)
(C) (D)
5．已知某TTL门电路的输出端最大灌电流负载能力为4mA，最大拉电流负载能力为2mA。其输入端低电平的输入最大电流为-1mA(流出输入端)，输入端高电平时的输入最大电流为0.1mA(流入输入端)，该门电路的扇出系数为：（ ）
(A) 40 (B) 4 (C)20 (D) 2
6．十进制数58对应的等值二进制数是
（A）(101011)2 （B）(111010)2 （C）(110011)2 （D）(100010)2
7．用以下 电路构成模8 计数器时，实现脉冲分配器的译码电路最简单?
(A)同步计数器 (B)异步计数器 (C)环形计数器 (D)扭环形计数器
8. 逻辑函数
（ ） 。
(A) (B) (C) (D)
9. 逻辑函数为，判断当输入变量ABCD分别从:(1) 0110®1100，(2) 0111®0010变化时是否存在功能冒险。
（A）.不存在，存在 （B）.存在，存在
（C）.存在，不存在 （D）.不存在,不存在
10. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此应该把时钟信号引入触发器的特征方程，对于D触发器，正确的是：( )
A. ; B. ;
C. ; D.

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10

三．组合逻辑分析设计（10分）
逻辑电路见图3-1，输入变量为A、B、C、D（包括反变量），输出端为F。要求：
（1）根据逻辑图写出输出F的表达式。
（2）采用卡诺图法简化该电路，写出最简与或表达式。
（3）用最少的或非门实现上述逻辑函数，画出逻辑图。

图3-1

四．中规模组合逻辑分析及状态机设计（15分）
1. 中规模组合逻辑分析（10分）
由3：8线译码器和与非门构成的函数发生器如图4-1所示，译码器输出为低电平有效。写出函数F1、F2的最小项表达式。

图4-1

2. 状态机设计(5分)
设计一个3位串行数据奇偶检测器，仅当输入到第三位且为奇数个1时，输出Z=1。其他情况下Z=0（代码不重叠使用）。画出原始状态转移图（不用状态简化）。

五．中规模组合逻辑设计（15分）
试用八选一数据选择器实现表5-1所示的逻辑功能。数据选择器的A2A1A0为地址输入端，D0～D7为数据输入端，要求使用A2A1A0分别接输入信号ABC。数据选择器的输出逻辑函数式为：

要求完成：（1）在给出的真值表中填入输出值（表5-2）；
（2）在图5-1所示片脚图上标明D0－D7的输入信号。

表5-1

表5-2 图5-1

六．同步时序电路分析（10分）
图6-1为一同步时序电路，
（1）作为计数器时，该电路为几进制计数器？
（2）作出状态转移图。
（3）能否自启动？
（4）作为序列信号发生器时，从Q2输出的信号序列是什么？（设初始状态为000）

图3-8

七．中规模时序逻辑设计（10分）
74LS561为四位二进制同步加法计数器。功能表如表7-1所示（QD为高位输出）。其中为输出高阻控制端，为与时钟同步的进位输出，进入1111状态后由端输出负脉冲。
表7-1 74LS561功能表

D C B A

QD QC QB QA
1
X X
X X
X
X X X X
高阻
0
0
0 1
X 0
1 1
1 1
↑
X
d c b a
d c b a
d c b a
d c b a
0
0
X X
X X
0 1
X 0
↑
X
X X X X
X X X X
0 0 0 0
0 0 0 0
0
1 1
1 1
↑
X X X X
加法计数
请使用最少外围逻辑器件，采用同步预置法、异步复位法分别实现九进制计数器，在对应的图上画出连接线；标出控制端的电平、预置法（作为预置控制信号）实现时的预置值；采用复位法实现计数器时，外部器件要求使用与非门。

同步预置 异步复位

八．序列信号发生器分析（10分）
图8-1为四位二进制可逆计数器74LS169和数据选择器构成的序列信号发生器，表8-1为74LS169的功能表（为进位/借位输出）。
（1），分析下图中74LS169构成的计数器的计数周期，并画出状态转移图。
（2），写出输出端Y的信号输出序列。
表8-1 74LS169的功能表

图8-1

（2）输出：01001100010111……（5分）

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