锁存器和触发器的初态与次态和波形图绘制优秀课件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,1,教学基本要求,1,、掌握锁存器、触发器的电路结构和工作原理,2,、熟练掌握,SR,触发器、,JK,触发器、,D,触发器及,T,触发器的逻辑功能,3,、正确理解锁存器、触发器的动态特性,5,锁存器和触发器,2,1,、时序逻辑电路与锁存器、触发器：,时序逻辑电路,:,概述,锁存器和触发器,是构成时序逻辑电路的基本逻辑单元。,结构特征,:,由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：,时序逻辑电路的工作特点是任意时刻的输出状态不仅,与该当前的输入信号有关，而且与此前电路的状态有关。,3,具有,0,和,1,两个稳定状态，一旦状态被确定，就能自行保持。一个,锁存器或触发器,能存储一位二进制码。,2,、锁存器与触发器,共同点：,不同点：,锁存器,-,对脉冲电平敏感的,存储电路，在特定输入脉冲电平作用下改变状态。,触发器,-,对脉冲边沿敏感,的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,4,5.1.1,双稳态的概念,反馈,双稳态存储单元电路,电路有两个互补的输出端,Q,端的状态定义为电路输出状态。,5.1,双稳态存储单元电路,5,2,、逻辑状态分析,0,1,电路具有记忆,1,位二进制数据的功能。,1,0,如,Q,=1,如,Q,=0,1,0,5.1.2,双稳态存储单元,1,、电路结构,6,5.2.1,SR,锁存器,5.2,锁存器,1.,基本,SR,锁存器,电路的初态与次态,初态：,R,、,S,信号作用前,Q,端的状态,.,初态,用,Q,n,表示。,次态：,R,、,S,信号作用后,Q,端的状态,.,次态,用,Q,n+1,表示。,7,1),工作原理,0,0,若初态,Q,n,=1,若初态,Q,n,=0,1,0,1,0,1,0,0,0,R,=0,、,S,=0,无论初态,Q,n,为,0,或,1,，锁存器的状态不变,8,无论初态,Q,n,为,0,或,1,，锁存器的次态为为,1,态。信号消失后新的状态将被记忆下来。,0,1,若,初态,Q,n,=0,若初态,Q,n,=1,0,1,0,1,0,R,=0,、,S,=1,1,0,1,9,无论初态,Q,n,为,0,或,1,，锁存器的次态为,0,态。信号消失后新的状态将被记忆下来。,1,0,若,初态,Q,n,=1,若初态,Q,n,=0,1,1,0,1,0,0,1,0,1,R,=1,、,S,=0,0,10,1,1,0,0,S,=1,、,R,=1,1,0,无论初态,Q,n,为,0,或,1,，锁存器的次态 、都为,0,。,约束条件,:SR=,0,当,S,、,R,同时回到,0,时，由于两个与非门的延迟时间无法确定，使得锁存器最终稳定状态也不能确定。,锁存,器的输出既不是,0,态，也不是,1,态,11,2,）,逻辑符号与逻辑功能,不确定,1,1,1,不确定,0,1,1,1,1,0,1,1,0,0,1,0,1,1,0,0,0,1,0,1,1,0,0,0,0,0,0,R,S,逻辑功能表,不变,置,0,置,1,状态,不确定,S,为置,1,端，,R,为置,0,端，,且都是高电平有效,12,不变,置,1,不变,置,0,置,1,不变,不变,3,）,工作波形,(,设初态为,0,）,0,1,0,0,1,0,0,0,0,0,0,0,1,0,Q,Q,不确定,1,1,1,不确定,0,1,1,1,1,0,1,1,0,0,1,0,1,1,0,0,0,1,0,1,1,0,0,0,0,0,0,R,S,13,4,）用与非门构成的基本,SR,锁存器,、,c.,国标逻辑符号,a.,电路图,b.,功能表,不定,不定,0,0,1,0,1,0,0,1,0,1,不变,1,1,不变,Q,约束条件,:,S,+,R=,1,即：,S R=,0,14,画工作波形,功能表,不定,不定,0,0,1,0,1,0,0,1,0,1,不变,1,1,不变,Q,不变,不定,置,1,不变,置,1,不变,置,0,不变,1,1,0,1,1,1,0,1,1,1,1,0,1,1,0,0,1,1,15,5,）应用举例,-,去抖动电路,开关闭合时,开关断开时,开关接,A,时振动,Q,=1,开关,接,B,振动,开关起始状态,:,接,B,=0 =1,Q,=0,R,S,开关转接,A,=1 =0,Q,=1,R,S,悬空时,=X =1,Q,不变,R,S,去抖动电路工作原理,S,悬空时,=X =1,Q,不变,S,R,16,17,2.,逻辑门控,SR,锁存器,电路结构,国标逻辑符号,简单,SR,锁存器,使能信号控制门电路,18,工作原理,S,=0,，,R,=0,：,Q,n+1,=,Q,n,S,=1,，,R,=0,：,Q,n+1,=1,S,=0,，,R,=1,：,Q,n+1,=0,S,=1,，,R,=1,：,Q,n+1,=,E,=1,：,E,=0,：,0,1,&,&,&,&,状态发生变化。,状态不变,Q,3,=S,Q,4,=R,S,R,19,逻辑功能的几种描述方式：,1),逻辑功能表,（,E,=1,）,2),特性方程,状态不定,0,1,1,1,1,1,置,1,0,1,0,0,1,1,置,0,0,1,1,1,0,0,状态不变,0,1,0,0,0,0,说 明,Q,n+1,Q,n,R,S,0,1,0,0,1,1,=f,(,R,S,Q,n,+,1,Q,n,),+,=,+,1,Q,R,S,Q,n,n,=,0,SR,约束条件,20,状态不定,0,1,1,1,1,1,置,1,0,1,0,0,1,1,置,0,0,1,1,1,0,0,状态不变,0,1,0,0,0,0,说 明,Q,n+1,Q,n,R,S,0,1,0,0,1,1,3),状态转换图,逻辑功能表,S=,1,R=,0,S=,0,R=,1,S=,0,R,=X,S=,X,R=,0,状态转换图用于电路设计：已知状态的转换，确定,S,、,R,的,逻辑值,21,4),工作波形,SRQ,n+1,00Q,n,01 0,10 1,11,逻辑功能,表,E,=1,期间的,S,、,R,信号影响锁存器的状态。,E,=0,为低电平期间锁存器状态不变。,功能表、特性方程、状态转换图,、,波形图。,逻辑功能的四种描述方式,:,5,）动作特点：,E,=1,期间电路对信号敏感，并按,S,、,R,信号改变锁存器的状态。,22,5.2.2,D,锁存器,1.,逻辑门控,D,锁存器,国标逻辑符号,逻辑电路图,23,=,D,S,=0,R,=1,D,=0,Q=0,D,=1,Q=1,E,=0,不变,E,=1,=,D,S=1 R=0,D,锁存器的功能表,置,1,0,1,1,1,置,0,1,0,0,1,保持,不变,不变,0,功能,Q,D,E,Q,逻辑,功能,1.,逻辑门控,D,锁存器,24,5.3,触发器的电路结构和工作原理,1.,锁存器与触发器,锁存器在,E,的高,(,低,),电平期间对信号敏感并更新状态,触发器,在,脉冲,边,沿,(,上升沿或下降沿,),的作用下产生状态的刷新,(,触发,),25,5.3.1,主从触发器,1.,主从,SR,触发器,2.,主从,JK,触发器,3.,主从,D,触发器,26,1.,主从,SR,触发器,电路组成及符号,G,8,CP,Q,R,&,&,Q,G,4,&,&,S,G,1,G,3,&,&,&,&,G,5,G,7,1,G,2,G,6,Q,M,Q,M,主触发器,从触发器,Q,Q,1R,1S,R,S,CP,C1,下降沿有效,Q,Q,1R,1S,R,S,E,C1,SR,锁存器,27,1.,主从,SR,触发器,G,8,CP,Q,R,&,&,Q,G,4,&,&,S,G,1,G,3,&,&,&,&,G,5,G,7,1,G,2,G,6,Q,M,Q,M,主触发器,从触发器,工作原理,CP,=1,主触发器接收输入信号,CP,=0,主触发器保持不变；,从触发器由,CP,下降沿到来之前的 确定。,1,&,&,&,&,0,从触发器状态保持不变,0,&,&,1,&,&,28,主要特点,1.,主从,SR,触发器,主从控制，时钟脉冲触发。,主触发器接受输入信号,从触发器按照主触发器,的内容更新状态。,结论：从触发器输出端的变化只能发生在,CP,的下降沿,。,R,、,S,之间仍有约束。,CP,29,2.,主从,JK,触发器,(,解决,R,、,S,之间有约束的问题,),结构,电路的结构及符号,Q,Q,1K,1J,K,J,CP,C1,国标符号,G,8,CP,Q,R,&,&,Q,G,4,&,&,S,G,1,G,3,&,&,&,&,G,5,G,7,1,G,2,G,6,Q,M,Q,M,&,&,J K,30,2.,主从,JK,触发器,(,解决,R,、,S,之间有约束的问题,),工作原理,特性方程：,功能表：,J K,Q,n,+1,功能,0 0,0,1,1,0,1 1,Q,n,0,1,Q,n,保持,置,0,置,1,翻转,G,8,CP,Q,R,&,&,Q,G,4,&,&,S,G,1,G,3,&,&,&,&,G,5,G,7,1,G,2,G,6,Q,M,Q,M,&,&,J K,31,2.,主从,JK,触发器,C1,J,CP,1J,1K,Q,Q,K,在脉冲的,高电平,期间信号存储于主触发器。,在,CP,脉冲的,低电平,到来时发生状态变化。,JKQ,n+1,00Q,n,01 0,10 1,11,Q,n,JK,触发器真值表,设触发器的初始状态为,0,例,：画输出波形,32,例,画输出波形,主从,JK,触发器的输入信号,CP,、,D,的波形分别如图所示，设触发器的初态为,1,，试画出输出端,L,的波形。,解：,J,=,D,，,K,=,D,只有置,0,和置,1,两种功能。,CP,D,L,Q,Q,JKQ,n+1,01 0,10 1,JK,触发器真值表,J(K),在,CP,脉冲的,低电平,期间将输入信号存储于主触发器。,在,CP,脉冲的,高电平,到来时发生状态变化。,高电平触发（上升沿）,3.,主从,D,触发器,33,5.4,触发器的功能,1,、,RS,触发器,2,、,JK,触发器,3,、,T,触发器,4,、,D,触发器,5,、,D,触发器功能的转换,34,1,、,SR,触发器,特性方程,（约束条件）,逻辑功能表,状态不定,0,1,1,1,1,1,状态同,S,0,1,0,0,1,1,状态同,R,0,1,1,1,0,0,状态不变,0,1,0,0,0,0,说 明,Q,n+1,Q,n,R,S,1,1,1,状态转换图,S=0,R=1,S=1,R=0,S=x,R=0,S=0,R=x,35,2,、,JK,触发器,JK,触发器的状态转换图,J,K,Q,n,Q,n+1,说 明,0,0,0,0,0,1,状态不变,0,0,1,1,0,1,置,0,1,1,0,0,0,1,置,1,1,1,1,1,0,1,翻 转,1,1,1,JK,触发器的功能表,Q,n,0,1,J=,X,K=1,J=1,K=,X,J=,X,K=0,J=0,K=,X,JKQ,n+1,00Q,n,01 0,10 1,11,Q,n,特性方程,36,3,、,T,触发器,只要将,JK,触发器的,J,、,K,端连接在一起作为,T,端,(J=K=T),，就构成了,T,触发器,.,1),特性方程,T,触发器的功能是,T,为,1,时，为计数状态，,T,为,0,时为保持状态。,2)T,触发器逻辑功能表,T,Q,n,Q,n+1,0,0,0,0,1,1,1,0,1,1,1,0,37,T,触发器,1,逻辑符号,特性方程,上升沿触发的,T,触发器,时钟脉冲每作用一次，触发器翻转一次。,3,、,T,触发器,38,4,、,D,触发器,逻辑功能表,D,0,0,0,0,1,0,1,0,1,1,1,1,特性方程,Q,n+1,=,D,状态转换图,39,上升沿触发的不同功能触发器,下降沿触发的不同功能触发器,40,5,、,D,触发器功能的转换,D,触发器构成,J K,触发器,Q,n,+1,=,D,组合,电路,D,K,J,41,2.,D,触发器构成,T,触发器,组合,电路,D,T,Q,n,+1,=,D,5,、,D,触发器功能的转换,42,3.,D,触发器构成,T,触发器,Q,n,+1,=,D,CP,Q,T,触发器可实现二分频逻辑功能,5,、,D,触发器功能的转换,43,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储,1,位二值信息。,锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。,触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。,触发器按逻辑功能分类有,D,触发器、,JK,触发器、,T,（,T,）触发器和,SR,触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。,小 结,44,：,输入信号电平直接控制其状态,传输门控锁存器,：,维持阻塞,触发器,传输延迟结构触器,存储单元,锁存器,触发器,主从触发器,基本,SR,锁存器,在使能电平作用下由输入信号决定其状态。,在时钟脉冲的上升,沿或下降沿作用下改变状态。,逻辑门控锁存器：,45,根据,逻辑功能,不同，时钟触发器可分为,（,1,）,RS,触发器,（约束条件）,（,3,）,D,触发器,（,4,）,T,触发器,（,5,）,T,触发器,利用特性方程可实现不同功能触发器间逻辑功能的相互转换。,（,2,）,JK,触发器,46,逻辑功能,D,触发器,T,（,T,）触发器,触发器,JK,触发器,SR,触发器,逻辑功能的描述方式：,特性表、特性方程和,状态图、波形图。,47,相同结构有不同功能,相同功能有不同结构,触发器的电路结构与逻辑功能没有必然联系。,48,习题,5.4.8,两相脉冲产生电路如图所示，试画出在,CP,作用下,1,、,2,的波形,各触发器的初始状态为,0,。,49,J,1,=K,1,=1,J,2,=K,2,=1,50,51,作业,5.2.4,5.4.3,5.4.5,5.4.6,52,53,54,55,