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资料内容仅供您学习参考，如有不当或者侵权，请联系改正或者删除。实验一 门电路本实验为验证性实验一、 实验目的 熟悉门电路的逻辑功能。二、 实验原理 TTL集成与非门是数字电路中广泛使用的一种基本逻辑门。使用时, 必须对它的逻辑功能、 主要参数和特性曲线进行测试, 以确定其性能的好坏。与非门逻辑功能测试的基本方法是按真值表逐项进行。但有时按真值表测试显得有些多余。根椐与非门的逻辑功能可知,当输入端全为高电平时, 输出是低电平; 当有一个或几个输入端为低电平时, 输出为高电平。 能够化简逻辑函数或进行逻辑变换。三、 实验内容及步骤614 Vcc7地 首先检查5V电源是否正常, 随后选择好实验用集成块, 查清集成块的引脚及功能然后根据自己的实验图接线, 特别注意Vcc及地的接线不能接错(不能接反且不能短接), 待仔细检查后方可通电进行实验, 以后所有实验均依此办理。(一)、 测与非门的逻辑功能1、 选择双4输入正与非门74LS20, 按图3_1_1接线; 图3_1_12、 输入端、 输出端接LG电平开关、 LG电平显示元件盒上; 集成块及逻辑电平开关、 逻辑电平显示元件盒接上同一路5V电源。3、 拨动电平开关, 按表3_1_1中情况分别测出输出电平.表3_1_1输入端输出端1 电位(V)逻辑状态1lllO111OO1l0001O0OO图3_1_2(二)、 测试与或非门的逻辑功能l、 选两路四输入与或非门电路1个74LS55, 按图3_1_2接线: 、 输入端接电平的输出插口, 拨动开关当输入端为下表情况时分别测试输出端(8)的电位, 将结果填入表3_1_2中: 表3_1_2输入端 输出端 1 3 10111213 8电位 (V)逻辑状态l111000Ol1110001000O1ll11OO01l110OOlO0Ol0OOOOOO0(三)、 测逻辑电路的逻辑关系 用74LS00电路组成下列逻辑电路, 按图3_1_3、 图3_1_4接线, 写出下列图的逻辑表示表并化简, 将各种输入电压情况下的输出电压分别填入表3_1_3、 表3_1_4中, 验证化简的表示式。图3_1_3Z 表3_1_3输 入 输 出ABZ0OO1lO11图3_1_4ABZ 表3_1_4输 入 输 出ABZ0OO1lO11(四)、 观察与非门对脉冲的控制作用 选一块与非门74LS20按下面两组图3_1_5(a)、 (b)接线, 将一个输入端接连续脉冲用示波器观察两种电路的输出波形。( a) +5V ( b) 图3_1_25 在做以上各个实验时,请特别注意集成块的插入位置与接线是否正确, 每次必须在接线后经复核确定无误后方可通电实验, 并要养成习惯。四、 实验仪器与器材 1、 JD- 通用电学实验台一台 2、 CA8120A示波器一台 3、 DT930FD数字多用表一块4、 主要器材 74LS00 2片, 74LS55 1片, 74LS20 1片, 逻辑开关盒1个五、 实验报告要求 整理实验数据,并对数据及波形进行一一分析, 比较实验结果, 分析”与非门”的逻辑功能并作讨论!六: 注意事项: l、 接拆线都要在断开电源(5V)的情况下进行。2、 TTL电路电源电压Vcc = +5V; 检查电源是否为5V(不要超过+5V)。 七、 实验思考题l、 与非门什么情况下输出高电平?什么情况下输出低电平?与非门不用的输入端应如何处理? 2、 与或非门在什么情况下输出高电平?什么情况下输出低电平?与或非门中不用的与门输入端应如何处理?不用的与门应如何处理?3、 如果与非门的一个输入端接连续时钟脉冲, 那么: (1)其余输入端是什么状态时, 允许脉冲经过?脉冲经过时, 输出端波形与输入端波形有何差别?(2)其余输入端是什么状态时, 不允许脉冲经过?这种情况下与非门输出是什么状态?实验二 三态门和OC门的研究本实验为验证性实验 一、 实验目的(1) 熟悉两种特殊的门电路: 三态门和OC门; (2) 了解”总线”结构的工作原理。二、 实验原理 数字系统中, 有时需把两个或两个以上集成逻辑门的输出端连接起来, 完成一定的逻辑功能。普通TTL门电路的输出端是不允许直接连接的。图2_1示出了两个TTL门输出短接的情况, 为简单起见, 图中只画出了两个与非门的推拉式输出级。设门A处于截止状态, 若不短接, 输出应为高电平; 设门B处于导通状态, 若不短接, 输出应为低电平。在把门A和门B的输出端作如图3_2_1所示连接后, 从电源Vcc经门A中导通的T4、 D3和门B中导通的 T5到地, 有了一条通路, 其不良后果为: 图3_2_1 不正常情况: 普通TTL门电路输出端短接 (1)输出电平既非高电平, 也非低电平, 而是两者之间的某一值, 导致逻辑功能混乱。 (2)上述通路导致输出级电流远大于正常值(正常情况下T4和T5总有一个截止), 导致功耗剧增, 发热增大, 可能烧坏器件。集电极开路门和三态门是两种特殊的TTL电路, 它们允许把输出端互相连在一起使用。1集电极开路门(OC门)集电极开路门(Open-Collector Gate), 简称OC门。它能够看成是图3_2_1所示的TTL与非门输出级中移去了T4、 D3部分。集电极开路与非门的电路结构与逻辑符号如图3_2_2所示。必须指出: OC门只有在外接负载电阻Rc和电源Ec后才能正常工作, 如图中虚线所示。(a)电路结构(b)国标逻辑符号(c)惯用逻辑符号图3_2_2 集电极开路与非门由两个集电极开路与非门(0C)输出端相连组成的电路如图3_2_3所示, 它们的输出: 即把两个集电极开路与非门的输出相与(称为线与), 完成与或非的逻辑功能。0C门主要有以下三方面的应用: (1) 实现电平转换图3_2_3 OC门的线与应用 无论是用TTL电路驱动CMOS电路还是用CMOS电路驱动TTL电路, 驱动门必须能为负载门提供合乎标准的高、 低电平和足够的驱动电流, 即必须同时满足下列四式: 驱动门 负载门 VOH(min) VIH(min)VOL(max) VIL(max)IOH(max) IIHIOL(max) IIL其中:VOH(min)-门电路输出高电平VOH的下限值; VOL(max) -门电路输出低电平VOL的上限值; IOH(max)-门电路带拉电流负载的能力, 或称放电流能力; IOL(max)门电路带灌电流负载的能力, 或称吸电流能力; VIH(min)-为能保证电路处于导通状态的最小输入(高)电平; VIL(max) -为能保证电路处于截止状态的最大输入(低)电平。 IIH 输入高电平时流入输入端的电流; IIL - 输入低电平时流出输入端的电流。 当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时, 不能直接驱动, 因为74系列的TTL电路VOH(min) = 2.4V, 74LS系列的TTL电路VOH(min)=2.7V, CD4000系列的CMOS电路VIH(min)=3.5V, 74HC系列CMOS电路VIH(min)=3.15V, 显然不满足VOH(min) VIH(min) 最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻Rc, 如图3_2_4所示。图3_2_4 TTL(OC)门驱动CMOS电路的电平转换(2)实现多路信号采集, 使两路以上的信息共用一个传输通道(总线); (3)利用电路的线与特性方便地完成某些特定的逻辑功能。 在实际应用时, 有时需将几个OC门的输出端短接, 后面接m个普通TTL与非门作为负载, 如图3_2_5所示。为保证集电极开路门的输出电平符合逻辑要求, Rc的数值选择范围为: m(7)个输入端(a) 计算Rc最大值(b) 计算Rc最小值图3_2_5 计算OC门外接电阻Rc的工作状态其中 IcEO - OC门输出三极管T5截止时的漏电流; Ec 外接电源电压值; m - TTL负载门个数; n 输出短接的OC门个数; m 各负载门接到OC门输出端的输入端总和。Rc值的大小会影响输出波形的边沿时间, 在工作速度较高时, Rc的取值应接近 Rc(min)。2三态门三态门, 简称TSL(Three-state Logic)门, 是在普通门电路的基础上, 附加使能控制端和控制电路构成的。图3_2_6所示为三态门的结构和逻辑符号。三态门除了一般的高电平和低电平两种输出状态外, 还有第三种输出状态高阻态。处于高阻态时, 电路与负载之间相当于开路。图(a)是使能端高电平有效的三态与非门, 当使能端EN = 1时, 电路为正常的工作状态, 与普通的与非门一样, 实现y = ; 当EN = 0时, 为禁止工作状态, y输出呈高阻状态。图(b)是使能端低电平有效的三态与非门, 当= 0时, 电路为正常的工作状态, 实现Y = ; 当 = 1时, 电路为禁止工作状态, Y输出呈高阻状态。(a) 单向总线方式(b) 双向总线方式图3_2_7 三态门总线传输方式(a) 使能控制端高电平有效(b) 使能控制端低电平有效图3_2_6 三态门的结构和逻辑符号 三态门电路用途之一是实现总线传输。总线传输的方式有两种, 一种是单向总线, 如图3_2_7(a)所示, 功能表见表3_2_1所示, 可实现信号A1、 A2、 A3向总线Y的分时传送; 另一种是双向总线, 如图3_2_7(b)所示, 功能表见表3_2_2所示, 可实现信号的分时双向传送。单向总线方式下, 要求只有需要传输信息的那个三态门的控制端处于使能状态(EN = 1), 其余各门皆处于禁止状态(EN = O), 否则会出现与普通TTL门线与运用时同样的问题, 因而是绝对不允许的。表3_2_1 单向总线逻辑功能表3_2_2 双向总线逻辑功能三、 预习要求 (1)根据设计任务的要求, 画出逻辑电路图, 并注明管脚号。 (2)拟出记录测量结果的表格。 (3)完成第七项中的思考题1、 2、 3。四、 实验内容图3_2_8 设计要求框图 1、 用三态门实现三路信号分时传送的总线结构。框图如图3_2_8所示, 功能如表3_2_3所示。表3_2_3 设计要求的逻辑功能 在实验中要求: (1)静态验证 控制输入和数据输入端加高、 低电平, 用电压表测量输出高电平、 低电平的电压值。 (2)动态验证 控制输入加高、 低电平, 数据输入加连续矩形脉冲, 用示波器对应地观察数据输入波形和输出波形。(3)动态验证时, 分别用示波器中的AC耦合与DC耦合, 测定输出波形的幅值Vp_p及高、 低电平值。2、 用集电极开路(OC)”与非”门实现三路信号分时传送的总线结构。 要求与实验内容1相同。3、 在实验内容2的电路基础上将电源Ec从+5V改为+10V, 测量OC门的输出高、 低电平的电压值。五、 注意事项 (1)做电平转换实验时, 只能改变Ec, 千万不能将OC门的电源电压+Vcc接至+10V, 以免烧坏器件。 (2)用三态门实现分时传送时, 不能同时有两个或两个以上三态门的控制端处于使能状态。 六、 报告要求(1) 画出示波器观察到的波形, 且输入与输出波形必须对应, 即在一个相位平面上比较两者的相位关系。(2)根据要求设计的任务应有设计过程和设计逻辑图, 记录实际检测的结果, 并进行分析。(3)完成第七项中的思考题4。七、 思考题1、 用OC 门时是否需外接其它元件?如果需要, 此元件应如何取值?2、 几个OC 门的输出端是否允许短接?3、 几个三态门的输出端是否允许短接?有没有条件限制?应注意什么问题?4、 如何用示波器来测量波形的高、 低电平?八、 实验仪器与器材1、 JD- 通用电学实验台一台 2、 CA8120A示波器一台 3、 DT930FD数字多用表一块4、 主要器材 74LS01 1片, 74LS04 1片, 74LS244 2片, 逻辑开关盒1个电阻1k 3只实验三 编码器与译码器本实验为验证性实验一、 实验目的1验证编码器与译码器的逻辑功能。2熟悉集成编码器与译码器的测试方法及使用方法。二、 实验原理 编码器的功能是将一组信号按照一定的规律变换成一组二进制代码。74148为8线-3线优先编码器, 有8个编码输入端I0、 Il、 I7和3个编码输出端A2A1A0。输出为842l码的反码, 输入低电平有效。在逻辑关系上, I7为最高位, 且优先级最高。其真值表见表3_3_1。 表3_3_1 8线一3线优先编码器74148真值表输 入输 出SI0I1I2I3I4I5I6I7A2A1A0YEXYslllll100OO0O1O0l00l0100ll0l001OO1ll0llO10Olll11000l0Ol1111l010l00l1l11ll10Ol0Ol1l1lll1ll0l0lll1l1lllll10注: 其中S为使能端, Ys为选通输出端, YEX为扩展输出端。译码器的功能是将具有特定含义二进制码转换成相应的控制信号。7442为4线-10线译码器(BCD输入), 有4个输入端D、 C、 B、 A(A为低位)和10个输出端Y0、 Y1Y9。译码输出为低电平。真值表见表3_3_2 表3_3_2 4线 一10线译码器真值表输 入输 出DCBAY0Y1Y2Y3Y4Y5Y6Y7Y8Y90O0OO1ll111lll000ll0llll1lll00l01l0l1ll11l001lll10ll1l1l0100llll0ll11l010l11l1l01l1l01lO111l1l011lOl1l1l11lllOlll000111111l1O110Ol1111ll1ll0三、 预习要求图3_3_1 74LSl48和74LS04的引脚排列 复习教材中编码器与译码器的有关内容, 熟悉所用器件74LSl48、 74LSl38 的引脚排列。四、 实验内容及步骤 1、 8线-3线优先编码器功能测试 8线-3线优先编码器74LSl48和反相器74LS04的引脚排列如图3_3_1所示。图4_2 优先编码器(1) 在通用电学实验台上按图4_2电路对优先编码器74LSl48和反相器74LS04进行连线。(2) 在输入端按照表3_3_3加入高低电平( ”0”态接地, ”1”态接+Vcc(+5V) , 用万用表测试输出电压并将测试结果填入表3_3_3中。图3_3_4 译码器作为数据分配器表3_3_3 测量优先编码器真值表输 入输 出SI0I1I2I3I4I5I6I7A2A1A0YEXYs1000OlO01lO0lllO0ll1lO0l1ll10Ol1ll1l0011l11llO111ll1ll图3_3_3 74LSl38的引脚排列2、 3线-8线译码器的功能测试3线-8线译码器74LSl38的引脚排列如图3_3_3所示。(1) 在通用电学实验台上将3线-8线译码器74LSl38 输入端按照表3_3_4加入高低电平, 用万用表测试输出电压并将测试结果填入表3_3_4中。(2) 译码器作为数据分配器。按图3_3_4接线, 在脉冲输入端D加入f = lkHz的矩形脉冲, 同时用示波器观察地址输入为A2A1A0=000、 010、 100、 11l时的输入和各输出端的波形, 并按时问关系将输入、 输出波形记录下来。表3_3_4 测量3线-8线译码器真值表输 入输 出G1G2A+G2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y71O0OO1000ll00lOl00l110l00l0l0l10llOl0l1lOl五、 实验仪器与器材 1、 JD- 通用电学实验台一台 2、 CA8120A示波器一台 3、 DT930FD数字多用表一块4、 主要器材 74LS148 1片, 74LS04 1片, 74LS138 1片, 逻辑开关盒1个六、 实验报告 l、 作出实测的74LSl48、 74LSl38的真值表。画出图3_3_4实测的输入、 输出波形。2讨论两个器件输入、 输出有效电平及使能端的作用。七、 思考题174LSl38输入使能端有哪些功能? 74LSl48输入、 输出使能端有什么功能?2怎样将74LSl38扩展为4-16线译码器? 实验四 数据选择器本实验为验证性实验一、 实验目的 1熟悉数据选择器的基本功能及测试方法。2学习用数据选择器作逻辑函数产生器的方法。二、 实验原理数据选择器的功能是从多个通道的数据中选择一个传送到唯一的公共数据通道上。 74151是一种典型的集成数据选择器, 它有3个地址输入端S2S1S0, 可选择I0I7 8个数据源, 具有两个互补输出端Z和。其功能表如表3_4_1所示。表3_4_1 数据选择器7415l功能表输 入输 出使 能选 择Z GS2 Sl S0l 0 100 0 0I0 00 O lI1 O0 l 0I2 O0 l 1I3 Ol O 0I4 Ol O lI5 0l l 0I6 0l l 1I7 数据选择器除了实现有选择的传送数据以外, 还可作逻辑函数产生器, 与计数器配合可实现并行数据到串行数据的转换等。三、 预习要求 1复习教材中数据选择器的有关内容, 熟悉74LS15l的管脚排列。2熟悉用数据选择器作逻辑函数产生器的原理。图3_4_1 数据选择器74LSl51的引脚排列四、 实验内容及步骤 18选l数据选择器74LSl5l基本功能测试 8选l数据选择器74LSl5l的引脚排列如图3_4_1所示。在通用电学实验台上将数据选择器74LSl5l接通电源。在输入端按照表3_4_2加入高低电平, 用万用表测试输出电压并将测试结果填入表3_4_2中。表3_4_2 测量数据选择器74LSl51功能表输 入输 出 使能选 择Z GS2 S1 S0 l 00 0 0 O0 0 1 O0 1 0 O0 1 1 01 0 0 01 0 1 01 1 0 01 1 12用7415l实现三位奇数校验器的功能。三位奇数校验器的真值表如表3_4_3所示, 要求用7415l实现其功能。表3_4_3 三位奇数校验器的真值表输 入 输 出ABCY0O0000ll0l0lOll0lO0 l10l01100ll11提示: (1) 根据真值表写出该逻辑函数的最小项表示式为: Y = C + B + A + ABC (4.1)图3_4_2 用74151实现三位奇数校验器 (2) 根据式(5.1)画出74151接线图如图3_4_2。按表3_4_3测量相应的的输出状念, 验证是否满足三位奇数校验器的逻辑功能。四、 实验仪器与器材1、 JD- 通用电学实验台 一台2、 CA8120A示波器一台 3、 DT930FD数字多用表一块4、 主要器材 74LS151 1片, 逻辑开关盒1个五、 实验报告 整理实验数据及结果, 按要求填写表格, 总结数据选择器的基本功能及其应用。六、 思考题 1除了作逻辑函数产生器外, 数据选择器还有哪些方面的应用?2试用两片8选l数据选择器组成一个16选l的数据选择器。实验五 移位寄存器本实验为验证性实验一、 实验目的1掌握中规模四位双向移位寄存器逻辑功能及测试方法。2研究由移位寄存器构成的环形计数器和串行累加器工作原理。二、 预习要求1、 复习有关寄存器内容。2、 查阅74LS74 和 74LSl93引脚排列。3、 用EWB仿真实验内容。三、 实验原理 在数字系统中能寄存二进制信息, 并进行移位的逻辑部件称为移位寄存器。根据移位寄存储信息的方式有: 串入串出、 串入并出、 并入串出、 并入并出四种形式, 按移位方向有左移、 右移两种。图3_5_l 移位寄存器74LSl94引脚排列 本实验采用四位双向通用移位寄存器, 型号为74LSl94, 引脚排列如图3_5_l所示, DA、 DB、 DC、 DD为并行输入端; QA、 QB、 QC、 QD为并行输出端; SR为右移串行输入端; SL为左移串行输入端; S1、 S0为操作模式控制端; 为直接无条件清零端; CP为时钟输入端。寄存器有四种不同操作模式: 并行寄存; 右移(方向由QAQD); 右移(方向由QDQA); 保持。S1、 S0和的作用如表3_5_l所示。 移位寄存器应用很广, 可构成移位寄存器型计数器; 顺序脉冲发生器; 串行累加器; 可用作数据转换, 即把串行数据转换为并行数据, 或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和串行累加器的情况。把移位寄存器的输出反馈到它的串行输入端, 就能够进行循环移位, 如图3_5_2(a)的四位寄存器中, 把输出QD和右移串行输入端SR相连接, 设初始状态QAQBQcQD=1000, 则在时钟脉冲作用下QAQBQcQD将依次变为0100001000011000, 其波形如图3_5_2(b)所示。可见它是一个具有四个有效状态的计数器, 图3_5_2(a)电路能够由各个输出端输出在时间上有先后顺序的脉冲, 因此也可作为顺序脉冲发生器。表3_5_lCPS1S0功能QA、 QB、 QC、 QDO清除= O, 使QAQBQCQD = 0, 寄存器正常工作时, = l。1l1送数CP上升沿作用后, 并行输入数据送入寄存器。QAQBQCQD=DADBDCDD此时串行数据(SR、 SL)被禁止1O1右移串行数据送至右移输入端SR , CP上升沿进行右移。QAQBQcQD=DSRQAQBQCll0左移串行数据送至右移输入端SR, CP上升沿进行右移。QAQBQcQD = QAQBQcQSL。l00保持CP作用后寄存器内容保持不变QADQBDQCDQDD = QAQBQcQDl保持QAQBQcQD = QADQBDQCDQDD图3_5_2 累加器是由移位寄存器和全加器组成的一种求和电路, 它的功能是将本身寄存的数和另一个输入的数相加, 并存放在累加器中。图10_3为累加器原理图。设开始时, 被加数A=A N-lAo和加数B=BN-1B。已分别存入N+1位累加和移位寄存器和加数移位寄存器中。进位触发器已被清零。当第一个时钟脉冲到来之前, 全加器各输入、 输出情况为An=Ao、 Bn=B0、 Cn-1 = O、 Sn = Ao+Bo+O = So、 Cn=C1。在第一个CP脉冲到来后, So存入累加和移位寄存器最高位, Co存入进位触发器 D端, 且两个移位寄存器中的内容都向右移动一位, 此时全加器输出为Sn = A1+B1+Co = S1、 Cn = C1。在第二个CP脉冲到来后, 两个移位寄存器的内容又右移一位, 此时全加器的输出为Sn=A2=B2+Cl=S2、 Cn=C2。如此顺序进行, 到第N+1个时钟脉冲后, 不但原先存入两个寄存器中的数已被全部移出, 且A、 B两个数相加的和及最后的进位Cn-1也被全部存入累加和移位寄存器中。若需继续累加, 则加数移位寄存器中需再存入新的加数。图3_5_3 累加器原理图中规模集成移位寄存器, 其位数往往以四位居多, 当需要的位数多于四位, 可把几块移位寄存器用级连的方法来扩展位数。 四、 实验内容及步骤1测试移位寄存器74LSl94的逻辑功能图3_5_4 测试移位寄存器74LSl94的逻辑功能按图3_5_4接线, 、 S1、 S0、 SL、 SR、 DA、 DC、 DD分别接逻辑开关, QA、 QB、 QC、 QD 接电平指示器( 或逻辑开关盒上的发光二极管) , CP接单次脉冲源, 按表3_5_2所规定的输入状态, 逐项进行测试。 (1)清除 令 = O, 其它输入均为任意状态, 这时寄存器输出QA、 QB、 QC、 QD均为零。清除功能完成后, 置 = 1。 (2)送数 令 = S1 = S0 = 1, 送入任意四位二进制数, 如DADBDCDD = abcd, 加CP脉冲, 观察 CP = O、 CP由O 1、 CP由10三种情况下寄存器输出状态的变化, 分析寄存器输出状态变化是否发生在CP脉冲上升沿, 记录之。表3_5_2清除模式 时钟串行输入输出功能总结S1S0CPSLSRDADBDCDDQAQBQCQDO111a b c dlO1O101llO1O101011O11l0l1101l1Ol1OO (3)右移 令 = l、 S1 = O、 So = l, 消零, 或用并行送数字置寄存器输出。由右移输入端SR送入二进制数码如0100, 由CP端连续加四个脉冲, 观察输出端情况, 记录之。 (4)左移 令 = 1、 S1=1、 S0 = 0, 先清零或预置, 由左移输入端SL送入二进制数码如1111, 连续加四个CP脉冲, 观察输出情况, 记录之。 (5)保持 寄存器预置任意四位二进制数码abcd 令 =1、 S1=O, 加CP脉冲, 观察寄存器输出状态, 记录之。 注: 保留接线, 待用。 2循环移位 将实验内容1接线中QD及SR与电平指示器及逻辑开关的接线断开, 井将QD与SR直接连接, 其它接线均不变动, 用并行送数法预置寄存器输出为某二进制数码(如0100), 然后进行右移循环, 观察寄存器输出端变化, 记入表3_5_3中。 3累加运算按图3_5_5连接实验电路。、 S1、 S0接逻辑开关, CP接单次脉冲源, 由于逻辑开关数量有限, 两寄存器并行输入端DADD高电平时接逻辑开关(掷向”l”处), 低电平时接地。两寄存器输出接电平指示器。表3_5_3 表3_5_4CPQA QB QC QDl0 1 0 O234CPB寄存器A寄存器QA QB QC QDQA QB QC QD01234(1) D触发器置零 使74LS74的端为低电平, 再变为高电平。 (2)送数令=S1=S0=1, 用并行送数方法把三位加数(A2A1A0)和三位被加数(B2B1B0)分别送入累加和移位寄存器A和加数移位寄存器B中。然后进行右移, 实现加法运算。连续输入四个CP脉冲, 观察两个寄存器输出状态变化, 记入表3_5_4中。五、 实验仪器与器材 1、 JD- 通用电学实验台一台 2、 CA8120A示波器一台 3、 DT930FD数字多用表一块4、 主要器材 74LSl94 2片, 74LS74 1片, 74LSl83 1片, 逻辑开关盒1个六、 实验报告 1分析表3_5_2的实验结果, 总结移位寄存器74LS194的逻辑功能写入表格功能总结一栏中。 2根据实验内容2的结果, 画出四位环形计数器的状态转换图及波形图。 3分析累加运算所得结果的正确性。七、 思考题1、 在对74LS194进行送数后, 若要使输出端改成另外的数码, 是否一定要使寄存器清零?图3_5_6 CC4194引脚排列图2、 使寄存器清零, 除采用输入低电平外, 可否采用右移或左移的方法?可否使用并行送数法?若可行, 如何进行操作?3、 若进行循环左移, 图3_5_4接线应如何改装? 注: CMOS CC4194四位双向移位寄存器与TTL 74LS194功能相同, 可互换使用。引脚排列如图3_5_6所示。图3_5_5 累加运算电路实验六