数字电子技术实验指导书.docx

实验一 TTL集成逻辑门电路的参数的测试

一．预习要求
1．预习TTL与非门有关内容，阅读TTL电路使用规则。
2．与非门的功耗与工作频率和外接负载情况有关吗？为什么？
3．测量扇出系数的原理是什么？为什么一个门的扇出系数仅由输出低电平的扇出系
书来决定？
4．为什么TTL与非门的输入引脚悬空相当于接高电平？
5．TTL门电路的闲置输入端如何处理？

二．实验目的
1．掌握TTL集成与非门的主要参数、特性的意义及测试方法。
2．学会TTL门电路逻辑功能的测试方法。

三．实验原理
TTL集成与非门是数字电路中广泛使用的一种逻辑门，本实验采用4输入双与非门74LS20，在一片集成块内含有两个互相独立的与非门，每个与非门有四个输入端。74LS20内部逻辑图及引脚排列如图1-1(a)、（b）所示。
图1-1（a）

1.与非门的逻辑功能
与非门的逻辑功能是：当输入端有一个或一个以上的低电平时，输出端为高电平；只有输入端全部为高电平时，输出端才是低电平。（即有“0”得“1”，全“1”得“0”。）
图1-1（b）
对与非门进行测试时，门的输入端接数据开关，开关向上为逻辑“1”，向下为逻辑“0”。门的输出端接电平指示器，发光管亮为逻辑“1”，不亮为逻辑“0”。基本测试方法是按真值表逐项测试，但有时按真值表逐项进行测试似嫌多余，对于有四个输入端的与非门，它有十六个最小项，实际上只要按表1-1所示的五项进行测试，便可以判断此门的逻辑功能是否正常。
表1-1
输入
输出
An
Bn
Cn
Dn
F1
F2
1
1
1
1

0
1
1
1

1
0
1
1

1
1
0
1

1
1
1
0

2.TTL与非门的主要参数
（1）导通电源电流ICCL与截止电源电流ICCH
图1-2（b）
图1-2（a）
与非门在不同的工作状态，电源提供的电流是不同的，ICCL是指输出端空载，所有输入端全部悬空，与非门处于导通状态，电源提供器件的电流。ICCH是指输出端空载，输入端接地，与非门处于截止状态，电源提供器件的电流。测试电路如图1-2(a)、（b）所示。通常ICCL>ICCH，它们的大小标志着与非门在静态情况下的功耗大小。
导通功耗：PCCL=ICCLUCC
截止功耗：PCCH=ICCHUCC
由于ICCL较大，一般手册中给出的功耗是指PCCL。
（2）低电平输入电流IIL与高电平输入电流IIH
IIL是指被测输入端接地，其余输入端悬空，流出被测输入端的电流，如图1-3（a）所示，在多级门电路中它相当于前级门输出低电平时，后级向前级门灌入的电流，因此它的大小关系到前级门的灌电流负载能力，因此希望IIL小些。
IIH是指被测输入端接高电平，其余输入端接地，流入被测输入端的电流，如图1-3（b）所示，在多级门电路中它相当于前级门输出高电平时，前级门的拉电流负载，它的大小关系到前级门的拉电流负载能力，因此希望IIH小些。由于IIH较小，难以测量，所以一般免于测试此项内容。
图1-3 (b)
图1-3 (a)
（3）扇出系数NO
图1-4
扇出系数是指门电路能驱动同类门的个数，是衡量门电路负载能力的一个参数，TTL与非门有两种不同性质的负载：灌电流负载和拉电流负载，因此有两种扇出系数：低电平扇出系数NOL、高电平扇出系数NOH。低电平扇出系数NOL测试电路如图1-4所示，门的输入端全部悬空，输出端接灌电流负载，调节RW使IOL增大，UOL随之增高，当UOL达到UOLM(手册中规定低电平规范值为0.4V)时的IOL就是允许灌入的最大负载电流IOLM，则
NOL=
NOL的大小主要受输出低电平时，输出端允许灌入的最大负载电流IOLM的限制，如灌入的负载电流超出该值，输出低电平将显著升高，以致造成下级门电路的误动作。
高电平扇出系数NOH
通常IIH<<IIL ∴NOH>>NOL,故常以NOL作为门的扇出系数。
（4）电压传输特性
与非门的输出电压UO随输入电压UI而变化的曲线UO=f(UI)称为电压传输特性，如图1-5所示。它是门电路的重要特性之一，通过它可以知道与非门的一些重要参数，如输出高电平UOH、输出低电平UOL、关门电平UoFF、开门电平UoN、阀值电平UT及抗干扰容限UNL、UNH等。
电压传递特性的测试方法很多，最简单的方法是逐点测试法，测试电路如图1-6所示，调节电位器RW，逐点测出输入电压UI及输出电压Uo，绘成曲线。
图1-6
图1-5

（5）平均传输延迟时间tpd
图1-7
tpd是衡量门电路开关速度的参数，是指输出波形边沿0.5Um点相对于输入波形对应边沿0.5Um点的时间延迟，如图1-7所示。门电路的导通延迟时间为tpdL,截止延迟时间为tpdH,则平均时间tpd=（tpdL+tpdH）。tpd的测试方法如图1-8所示，此时与非门作为非门使用，它的输出信号与输入信号是反相的，将三个门（奇数个门）首尾相接构成一个环形振荡器。由分析可知，这个电路的振荡周期T与门的平均延迟时间tpd的关系为tpd=，用示波器或频率计测出振荡波形uo的周期，则可求出tpd值。（需用50～100MHz的示波器或频率计进行测量）
图1-8
4输入双与非门74LS20的主要参数规范如表1-2所示：
表1-2
参数名称
符号
规范值
单位
测试条件
导通电流
ICCL
≤14
mA
Ucc=5.5V,输入端空载，输出端空载
截止电流
ICCH
≤7
mA
Ucc=5.5V,输入端接地，输出端空载
低电平输入电流
IIL
≤1.8
mA
Ucc=5.5V,被测输入端接地，其它输入端悬空，输出端空载
高电平输入电流
IIH
≤50
μA
Ucc=5.5V,被测输入端UIH=2.4V，其它输入端接地，输出端空载
输出高电平
UOH
≥2.4
V
Ucc=5.5V,被测输入端UIL=0.8V，其它输入端悬空，输出端IOH=400μA
输出低电平
UOL
≤0.4
V
Ucc=4.5V,输入端UOH=2.0V，输出端IOL=12.8mA
扇出系数
NO
≥8

同UOH 和UOL
平均传递延迟时间
tpd
30
ns
Ucc=5V,输入端输入信号UIN=3V，f=2MHz，tv、tf=10～15ns
3．TTL集成电路使用注意事项（以TTL与非门为例）
（1）接插集成块时，要认清定位标记，不得插反。
（2）电源电压使用范围+4.5V～+5.5V之间，实验中要求使用UCC=+5V。电源绝对不允许接错。
（3）闲置输入端处理方法：(a) 悬空，相当于正逻辑“1”，对一般小规模
电路的输入端，实验时允许悬空处理，但是输入端悬空，易受外界干扰，破坏电路逻辑功能，对于中规模以上电路或较复杂的电路，不允许悬空。(b) 直接接入UCC或串入一适当阻值的电阻（1～10KΩ）接入UCC。(c) 若前级驱动能力允许，可以与有用的输入端并联使用。
（4）输出端不允许直接接+5V电源或直接接地，否则将导致器件损坏。
（5）除集电极开路输出器件和三态输出器件外，不允许几个TTL器件输出端并联使用，否则不仅会使电路逻辑功能混乱，并会导致器件损坏。

四．实验设备与器件
1．ETL系列电子技术实验台或EEL系列数字电子技术实验箱
2．示波器
3．直流电压表、毫安表
4．4输入双与非门74LS20×2

五．实验内容
实验前仔细检查集成块的标志和在实验台上的位置，特别是电源极性不得接反。
1．验证TTL集成与非门74LS20的逻辑功能
取任一个与非门连接实验电路，按其管脚排列图接线，输入端1、2、4、5分别接数据开关A、B、C、D，输出端6接电平指示器及数字电压表。改变输入端A、B、C、D的逻辑电平，逐个测试集成块中的两个门，测试结果记入表1-1中。
2．74LS20主要参数的测试
（1）导通电源电流ICCL和截止电源电流ICCH
按图1-2（a）、（b）电路接线，把毫安表接在5伏电源和14引脚之间，注意电流表的量程，将测试结果记入表1-2中。
（2）低电平输入电流IIL
按图1-3（a）接线，测试结果记入表1-2中。
（3）扇出系数NO
按图1-4电路接线，把毫安表接在电位器和6引脚之间，注意电流表的量程，电压表接在第6脚和接地之间，注意电压表的量程。调节电位器，使电压表的数字慢慢从低到高，当电压表的数字到达0.4伏，测量此时的IOLM，计算NO ，记入表1-2中。
表1-2
ICCL(mA)
ICCH(mA)
IIL(uA)
IOL(mA)
NO=
Tpd=(ns)

（4）电压传输特性
按图1-5电路接线，把电压表接在电位器和第1引脚与地之间，注意电压表的量程，将另一个电压表接在第6引脚和地之间，注意电压表的量程 ，调节电位器，使输入电压表的数字慢慢从低到高，逐点测量UI和UO的对应值，记入表1-3中。
（5）平均传输延迟时间tpd
按电路图1-5接线，将示波器的扫描速度调到底，处于最大速度，观测门电路输出脚的波形，并测量波形的周期。观察不到波形时可以将示波器的“扫描速度倍程开关”压下或拉出。
表1-3
UI(V)
0
0.2
0.4
0.6
0.8
0.9
1.0
1.2
1.6
2.0
2.4
3.0
…
Uo(V)

六．实验报告
1．记录和整理实验结果。
2．把测得的74LS20与非门各参数与它的规范值进行比较。
3．画出实测电压传输特性曲线，并从中读出各有关参数值。

实验二 CMOS集成逻辑门的参数测定

一．预习要求
1．预习CMOS与非门有关内容，阅读CMOS使用规则。
2．列出各实验内容的测试表格。
3．比较CMOS组件与TTL组件有哪些特点？在什么场合下选用CMOS组件？
4．CMOS组件电源电压变化对其工作性能有何影响？
5．CMOS组件对输入信号有什么要求？
6．CMOS与非门的闲置输入端应如何处理？

二．实验目的
1．了解CMOS集成门电路的基本性能和使用方法。
2．学习CMOS集成门电路主要参数的测试方法。

三．实验原理
CMOS逻辑门电路由NMOS和PMOS管组成。它具有功耗低、电源电压范围广、输出逻辑电平摆幅大、噪声容限高、输入阻抗高、制造工艺简单、可靠性高等优点。
本实验所用CMOS与非门型号为CD4011，是2输入四与非门。其内部逻辑图及引脚排列如图2-1（a）、（b）所示。
图2-1 (b)
图2-1 (a)

1．CMOS 与非门的逻辑功能
尽管CMOS与非门内部电路结构与TTL与非门不同，但它们的逻辑功能是完全一样的。
2．CMOS与非门的主要参数
CMOS与非门主要参数的定义及测试方法与TTL相仿，简述如下：
（1）静态功耗PD
导通功耗PDL=IDLUDD
截止功耗PDH=IDHUDD
测试电路如图2-2（a）、（b）所示。CMOS电路的静态功耗非常低，一般为微瓦数量级。
图2-2 (b)
图2-2 (a)

（2）输出高、低电压UOH和UOL
图2-3 (a)
图2-3 (b)
输出高、低电平通常是指在输出端不带任何负载的情况下测量的。当输入端全部接高电平时，测得的输出电平就是UOL（≈0V）；当输入端有一个为低电平时，对应输出端测得的输出电平就是UOH（≈UDD）。
（3）拉电流和灌电流负载能力
（a）图2-3（a）所示电路中，输入端接低电平，输出端接拉电流负载RL，调节RL，当UOH下降到11.5V时所对应的负载电流即为允许的拉电流IOH。图中RO=1K是采样电阻，只要测出RO上的电压URO，即可求得：
IOH=URO/RO
（b）图2-3（b）所示电路中，输入端接高电平，输出端接灌电流负载RL，调节RL，当UOL上升到0.5V时所对应的负载电流即为IOL。此时：
IOL=URO/RO
（4）电压传输特性
CMOS门电路电压传输特性的测量方法类似于TTL门电路。图2-4为逐点测量电压传输特性的实验电路。
（5）平均传输延迟时间tpd
图 2-4
由于CMOS电路的平均传输延迟时间远大于TTL，所以通常可以用示波器直接进行测量，图2-5（a）为测量电路，输入f≥100KHz方波信号，通过隔离门Ⅰ和延迟电容C加到被测门Ⅱ的输入端，门Ⅱ的输入、输出波形同时送到双踪示波器的YA、YB输入端，由示波器可直接读出tpdL、tpdH，如图2-5（b）所示，则
tpd=（tpdL+tpdH）/2
CMOS与非门CD4011的主要参数规范（UDD=10V）
图2-5 (b)
图2-5 (a)
图2-5 (a)
图2-5 (a)
a．静态电源电流≤5μA
b．输出低电平 0.1V
c．输出高电平 9.5V
d．输出驱动电流 IOL300＞μbA IOH＞300μA
e．最大允许电压 18V
f．最小允许电压 3V
g．输出延迟时间 tPH 300~150ns tPL 300~150ns
h．输入电容 5PF
图 2-5 (a)
3．CMOS电路使用注意事项：
（1）UDD接电源正极，USS接电源负极（通常接地），电源绝对不容许反接。
（2）电源电压使用范围+3V~+18V，实验中一般要求使用+12V或+5V电源。工作在不同电源电压下的器件，其输出阻抗、工作速度和功耗也会不同，在设计、使用中应引起注意。
（3）器件输入信号Ui，要求在USS<Ui<UDD范围内。
（4）闲置输入端一律不准悬空，输入端悬空不仅会造成逻辑混乱，而且容易损坏器件。
闲置输入端的处理方法：
（a）按照逻辑要求，直接接UDD或USS。
（b）工作速度不高的电路中，允许与有用输入端并联使用。
（5）输出端不允许直接与UDD或USS连接，否则将导致器件损坏。
（6）除三态器件外，一般不允许几个器件输出端并接使用。为了增加驱动能力，允许把同一芯片上电路并联使用，此时器件的输入端与输出端均对应连接。
（7）电烙铁和测试仪器外壳必须良好接地。
（8）若信号源与CMOS器件使用两组电源供电，应先开CMOS电源，并最后关闭CMOS电源。

四．实验设备及器件
1．ETL系列电子技术实验台或EEL系列数字电子技术实验箱
2．示波器
3．直流电压表、毫安表
4．数字直流毫安表
5．CMOS 2输入四与非门CD4011×1

五．实验内容
取UDD=+12V，USS接地。按CMOS集成电路使用规则接线及操作。
1．验证CD4011的逻辑功能
参考实验一有关部分，记录测试结果。
2．测量静态功耗PO
按图2-2（a）接线，测量IOL，计算POL，记录之。
按图2-2（b）接线，测量IOH，计算POH，记录之。
3．测量输出高电平UOH及输出低电平UOL。
4．测量拉电流负载能力IOH及灌电流负载能力IOL。
按图2-3（a）接线，测量URO，计算IOH，记录之。
按图2-3（b）接线，测量URO，计算IOL，记录之。
5．测量电压传输特性
（1）取UDD=12V
逐点测量电压传输特性，并从中读出有关参数值，记录之。
（2）取UDD=5V
重复上面（1）内容。
6．测量平均传输延迟时间tpd
按图2-5接线，取方波信号，频率大于100KHz，测量tpdL和tpdH，计算tpd。

六．实验报告
1．整理实验数据，绘出实验曲线和波形。
2．比较CMOS和TTL与非门参数，并总结电路的特点。
3．比较CMOS和TTL与非门的电压传输特性，分析它们的特点。

实验三 TTL集电极开路门与三态门的应用

一．预习要求
1．复习TTL集电极开路门和三态输出门工作原理。
2．计算实验中各RL阻值，并从中确定实验所用RL值（选标称值）。
3．在使用总线传输时，总线上能不能同时接有OC门与三态输出门？为什么
4．画出用OC门实现：“异或逻辑”、 “与或逻辑”的逻辑图。

二．实验目的
1．掌握TTL集电极开路门逻辑功能的测试方法及其应用。
2．了解TTL集电极开路门电路的负载电阻RL参数的测试方法及其对集电极开路门的影响。
3．掌握TTL三态输出门（TSL）的逻辑功能及应用。

三．实验原理
数字系统中有时需要把两个或两个以上集成逻辑门的输出端直接并联在一起完成一定的逻辑功能。对于普通的TTL门电路，由于输出端采用了推拉式输出电路，无论输出是高电平还是低电平，输出阻抗都很低。因此，通常不允许将它们的输出端并联在一起使用。
图 3-1(b)
图 3-1(a)
集电极开路门和三态输出门是两种特殊的TTL门电路，它们允许将输出端直接并联在一起使用。
1．TTL集电极开路门（OC门）
本实验所用OC与非门为2输入四与非门74LS03，其内部逻辑图及引脚排列如图3-1(a）、(b)所示。OC与非门的输出管脚V3是悬空的，工作时输出端必须通过一只外接电阻RL和电源相连，以保证输出电压符合电路要求。
OC与非门的应用主要有以下三个方面：
（1）利用电路的“线与”特性方便的完成某些特定的逻辑功能。
图3-2所示，将两个OC与非门输出端直接并联在一起，则它们的输出
·=·=
即把两个（或两个以上）OC与非门“线与”可完成“与或非”的逻辑功能。
（2）实现多路信息采集，使两路以上的信息共用一个传输通道（总线）。
（3）实现逻辑电平的转换，以推动荧光数码管、继电器、MOS器件等多种数字集成电路。
图 3-3
图 3-2

OC与非门输出并联应用时负载电阻RL的选择：
图3-3所示电路由n个OC与非门“线与”驱动有m个输入端的N个TTL与非门，为保证OC与非门输出电平符合逻辑要求，负载电阻RL的选择范围为：
RLmax=
RLmin=
式中：IOH——OC门输出管截止时(输出高电平UOH)的漏电流（约50μA）
ILM——OC门输出低电平UOL时，，允许的最大灌入负载电流（约20mA）
IIH——负载门高电平输入电流（<50μA）
IIH ——负载门低电平输入电流（<1.6mA）
EO——RL外接电源电压
n——OC门个数
N——负载门个数
m——接入电路的负载门输入端总个数
RL值须小于RLmax，否则UOH将下降，RL值须大于RLmin，否则UOH将上升，又因为RL的大小会影响输出波形的边沿时间，在工作速度较高时，RL的值应尽量选取接近RLmin。
除了OC与非门外，还有其它类型的OC器件，RL的选取方法也与此类同。
2．TTL三态输出门（TSL门）
TTL三态输出门是一种特殊的门电路，它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外（这两种状态均为低阻状态），还有第三种输出状态——高阻状态，处于高阻状态时，电路与负载之间相当于开路。图3-4是三态输出四总线缓冲器的逻辑符L号，它有一个控制端（又称禁止端或使能端）,=0为正常工作状态，实现Y=A的逻辑功能；=1为禁止状态，输出Y呈现高阻状态。这种在控制端加低电平时电路才能正常工作的工作方式称低电平使能。
图 3-5
图 3-4
三态输出门按逻辑功能及控制方式分为各种不同类型，在实验中所用的三态门型号是74LS125（三态输出四总线缓冲器），其引脚排列见图3-5，其功能表见表3-1。
表3-1
输入
输出

A
Y
O
0
0
1
1
1
0
高阻态
1
图 3-6
三态电路主要用途之一是实现总线传输，即用一个传输通道（称总线），以选通方式传递多路信息。如图3-6所示，电路把若干个三态TTL电路输出端直接连接在一起构成三态门总线，要求只有需要传输信息的三态控制端处于使能态（=0），其余各门均处于禁止状态（=1）。由于三态门输出电路结构与普通TTL电路相同，显然，若同时有两个或两个以上三态门的控制端处于使能态，将出现与普通TTL“线与”运用时同样的问题，因而是绝对不允许的。

四．实验设备与器件
1．ETL系列电子技术实验台或EEL系列数字电子技术实验箱
2．示波器
3．直流电压表
4．74LS03×1 74LS125×1 74LS04×1

五．实验内容
1．TTL集电极开路与非门74LS03负载电阻RL的确定。
图 3-7
用两个集电极开路与非门“线与”驱动一个TTL非门（74LS04六非门引脚排列如图3-7所示）。负载电阻由一个200Ω和一个20K电位器串接而成，取EO=5V，UOH=3.5V，UOL=0.3V，按图3-8连接实验电路。接通电源，用数据开关改变两个OC门的输入状态，先使OC门“线与”输出高电平，调节RW，使UOH=3.5V，测得此时的RL即为RLmax，再使电路输出低电平，调节RW使UOL=0.3V，测得此时的RL即为RLmin。
2．集电极开路门的应用
（1）用OC门实现++
实验时输入变量允许用原变量和反变量，外接负载电阻值RL自取合适的值。
（2）用OC门实现异或逻辑。
（3）用OC电路作TTL电路驱动CMOS电路的接口电路，实现电平的转换。
实验电路如图3-9所示。
图 3-8
(a)在电路输入端加不同的逻辑电平值，用数字电压表测量集电极开路与非门及CMOS与非门的输出电压值。
(b)在电路输入端加1KHz方波信号，用示波器观察A、B、C各点电压波形幅值的变化。
3.三态输出门
（1）测试74LS125三态输出门的逻辑功能
图 3-9
三态门输入端接数据开关，控制端接单脉冲源，输出端接电平指示器。逐个测试集成块中四个门的逻辑功能，记入表3-2中。
表3-2
输入
输出

A

0
0

1

1
0

1

图 3-10

（2）三态输出门的应用
将四个三态输出缓冲器按图3-10接线，输入端按图示加输入信号，控制端接数据开关，输出端接电平指示器，先使四个三态门的控制端均为高电平“1”，即处于禁止状态，方可接通电源，然后轮流使其中一个门的控制端接低电平“0”，观察总线的逻辑状态，注意，应先使工作的三态门转换为禁止状态，再让另一个门开始传递数据，记录实验结果。

六．实验报告
1．画出实验电路图，标明外接元件的值。
2．整理分析实验结果，总结集电极开路门和三态输出门的优缺点。

实验四 加法器

一．预习要求
1．复习有关加法器的内容。
2．能否用其他逻辑门实现半加器和全加器？

二．实验目的
1．掌握TTL半加器和全加器的逻辑功能的测试方法及其应用。
2．掌握TTL中规模集成电路74LS183逻辑功能的测试方法及其应用。
3．用中规模集成全加器74LS183构成三位并行加法电路。

三．实验原理
在数字系统中，经常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路是加法器。加法器是一种组合逻辑电路，主要功能是实现二进制数的算术加法运算。
半加器完成两个一位二进制数相加，而不考虑由低位来的进位。其逻辑表达式为

逻辑符号如图4-1所示，An、Bn为输入端，Sn为本位和数输出端，Cn为向高位进位输出端。图4-2为用与门和异或门实现加法器的电路图。
图 4-2
图 4-1

全加器是带有进位的二进制加法器，其逻辑表达式为
=
=
逻辑符号如图4-3所示，它有三个输入端An、Bn、 Cn-1，Cn-1为低位来的进位输入端，两个输出端为Sn、Cn。实现全加器逻辑功能的方案有多种，图4-4为用与门、异或门及或门构成的全加器。
图 4-4
图 4-3
中规模集成电路双全加器74LS183内部逻辑图及引脚排列如图4-5(a)、(b)所示。
图 4-6
图 4-5(b)
图 4-5(a)
实现多位二进制数相加有很多种形式电路，其中比较简单的一种电路是采用并行相加，逐位进位的方式。图4-6所示是三位并行加法电路，能进行两个三位二进制数A2、A1、A0和B2、B1、B0相加，最低位由于没有来自更低位的进位，故采用半加器。如果把全加器的Cn-1端接地，即可作为半加器使用。
74LS08、74LS32、74LS86的引脚排列相同，故只给出了74LS08引脚图，如图4-7所示。
图 4-7
图 4-8
四．实验设备及器件
1．ETL系列电子技术实验台或EEL系列数字电子技术实验箱
2．2输入四与门74LS08
2输入四或门74LS32
2输入四异或门74LS86
双全加器74LS183

五．实验内容
1．分别检查74LS08、74LS32、74LS86的逻辑功能。
2．用74LS08和74LS86组成半加器的实验。
参考图4-8连接实验电路，按表4-1改变输入端状态，测试半加器的逻辑功能，记录之。
表4-1
输入
输出
A0
B0
S0
C0
0
0

0
1

1
0

1
1

3．用74LS08、74LS86及74LS32构成一位全加器。
参考图4-4连接实验电路，按表4-2改变输入端状态，测试全加器的逻辑功能，记录之。
表4-2
An
Bn
Cn-1
Sn
Cn
0
0
0

0
0
1

0
1
0

0
1
1

1
0
0

1
0
1

1
1
0

1
1
1

4．集成全加器74LS183的逻辑功能的测试
输入端接数据开关，输出端接电平指示器，逐个测试两个全加器的逻辑功能，记录之。
5．三位加法电路
参考图4-9构成三位加法电路，按表4-3改变三位加数和被加数，记录相加结果。
表4-3
加 数
被 加 数
相 加 结 果
A2
A1
A0
B2
B1
B0
C2
S2
S1
S0
0
1
1
0
1
0

0
1
1
1
0
0

1
0
1
1
1
0

1
1
1
1
1
1

六．实验报告
1．整理半加器、全加器实验结果，总结逻辑功能。图 4-9

2图 4-9
．对用74LS08、74LS86及74LS32构成的全加器与集成全加器74LS183进行比较。
3．讨论三位加法电路实验结果的正确性。
图 4-9

图 4-9
图 4-9

实验五 数据选择器

一．预习要求
1．74LS153双四选一数据选择器，74LS151八选一数据选择器的用途有哪些？
2．设计用四选一实现，画出接线图，列测试表格。
3．设计用八选一数据选择器实现三人表决电路。画出接线图及测试表格。
4．设计用八选一实现，画出接线图，列测试表格。

二．实验目的
1．学会中规模集成数据选择器的逻辑功能的测试方法。
2．学会使用中规模集成电路，用数据选择器设计组合逻辑电路的方法。

三．实验原理
数据选择器是常用的组合逻辑部件之一。它由组合逻辑电路对数字信号进行控制来完成较复杂的逻辑功能。他有若干个数据输入端D0、D1、…，若干个控制输入端A0、A1、…和一个输出端Y0。在控制输入端加上适当的信号，即可从多个数据输入源中将所需的数据信号选择出来，送到输出端。使用时也可以在控制输入端加上一组二进制编码程序的信号，使电路按要求输出一串信号，所以它也是一种可编程序的逻辑部件。
中规模集成芯片74LS153为双四选一数据选择器，其引脚排列见图5-1，逻辑功能表见表5-1。其中D0、D1、D2、D3为四个数据输入端，Y为输出端，A1、A2为控制输入端。当1（=2）=1时电路不工作，此时无论A1、A2处于什么状态，输出Y总为零，当1（=2）=0时，电路正常工作，被选择的数据送到输出端，如A1A0=01，则选中数据D1输出。
图 5-2
图 5-1

表5-1
输入
输出

A1
A0
Y
1
*
*
0
0
0
0
D0
0
0
1
D1
0
1
0
D2
0
1
1
D3
当=0时，74LS153的逻辑表达式为

中规模集成芯片74LS151为八选一数据选择器，其引脚排列见图5-2，逻辑功能表见表5-2。逻辑表达式为

表5-2
输入
输出

A2 A1 A0
Y

1
* * *
0
1
0
0 0 0
D0

0
0 0 1
D1

0
0 1 0
D2

0
0 1 1
D3

0
1 0 0
D4

0
1 0 1
D5

0
1 1 0
D6

0
1 1 1
D7

数据选择器是一种通用性很强的中规模集成电路，除了能传递数据外，还可用它设计成数码比较器、变并行码为串行码及组成函数发生器。本实验内容为用数据选择器设计函数发生器。
用数据选择器可以产生任意组合的逻辑函数，因而用数据选择器构成函数发生器方法简便，线路简单。应当指出，数据选择器实现逻辑函数时，要求逻辑函数式变换成最小项表达式，因此，对函数化简是没有意义的。
例：用八选一数据选择器实现逻辑函数

写出F的最小项表达式

先将函数F的输入变量A、B、C加到八选一的地址端A2、A1、A0，再将上述最小项表达式与八选一逻辑表达式进行比较（或用两者卡诺图进行比较）不难得出
图 5-3
D0=D1=D2=D4=0
D3=D5=D6=D7=1
图5-3为八选一数据选择器实现函数F=AB+BC+CA的逻辑图。

四．实验设备及器件
1．ETL系列电子技术实验台或EEL系列数字电子技术实验箱
2．双四选一数据选择器74LS153
八选一数据选择器74LS151

五．实验内容
1．测试74LS153双四选一数据选择器的逻辑功能
地址端、数据输入端、使能端接数据开关，输出接电平指示器。按表5-1逐项进行功能验证。
2．用74LS153实现下列函数
（1）构成全加器
全加器和数Sn及向高位进位数Cn的逻辑方程为
=
=
图5-4为用74LS153实现全加器的接线图，按图连接实验电路，测试全加器的逻辑功能，记录之。
（2）构成函数
图 5-4
3．测试74LS151八选一数据选择器的逻辑功能
按表5-2逐项进行功能验证。
4．用74LS151实现下列函数
（1）三人表决电路
按图5-3接线并测试逻辑功能。
（2）
按自己设计电路进行实验。

六．实验报告
1．总结74LS153和74LS151的逻辑功能
2．总结用数据选择器构成全加器的优点，并与实验四进行比较。
3．论证自己设计各逻辑电路的正确性及优缺点。

实验六 触发器

一．预习要求
1．复习有关触发器的有关内容。
2．列出各触发器功能测试表格。
3．JK触发器和D触发器在实现正常逻辑功能时，、应处于什么状态？
4．触发器的时钟脉冲输入为什么不能用逻辑开关作脉冲源，而要用单次脉冲源或连续脉冲源？

二．实验目的
1．学会如何测试基本的RS触发器，JK触发器，D触发器，T触发器的逻辑功能。
2．学会各类触发器之间逻辑功能相互转换的方法。

三．实验原理
触发器是具有记忆功能的二进制信息存储器件，是时序逻辑电路的基本单元之一。触发器按逻辑功能可分为RS、JK、D、T触发器；按电路触发方式可分为主从型触发器和边沿型触发器两大类。
基本RS触发器由两个“与非”门交叉连接而成，如图6-1所示。它是无时钟控制低电平直接触发的触发器；有直接置位、复位的功能，是组成各种功能触发器的最基本单元。基本RS触发器也可以用两个“或非”门组成，它是高电平直接触发的触发器。
图 6-2
图 6-1

JK触发器是一种逻辑功能完善，通用性强的集成触发器，在结构上可分为主从型JK触发器和边沿型JK触发器。在产品中应用较多的是下降边沿触发的边沿型JK触发器，其逻辑符号如图6-2所示。它有三种不同功能的输入端，第一种是直接置位、复位输入端，用和表示。第二种是时钟脉冲输入端，用来控制触发器触发翻转，用CP表示。第三种是数据输入端，它是触发器状态更新的依据，用J、K表示。JK触发器的状态方程为

本实验采用74LS112型双JK触发器，是下降边沿触发的边沿触发器，引脚排列如图6-3所示，表6-1为其功能表。
D触发器是另一种使用广泛的触发器，它的基本结构多为维阻型，其逻辑符号如图6-4所示。D触发器是在CP脉冲上升沿触发翻转，触发器的状态取决于CP脉冲到来之前D端的状态，状态方程为：

图 6-4
图 6-3
图 6-3
表6-1
输入
输出

0
1
*
*
*
1
0
1
0
*
*
*
0
1
0
0
*
*
*
不定态
不定态
1
1

0
0

1
1

0
0
1
0
1
1

0
1
0
1
1
1

1
1

1
1

*
*

图 6-5
本实验采用74LS74型双D触发器，是上升边沿触发的边沿触发器，引脚排列如图6-5所示，表6-2为其功能表。 不同类型的触发器对时钟信号和数据信号的要求各不相同，一般说来，边沿触发器要求数据信号超前于触发边沿一段时间出现（称之为建立时间），并且要求在边沿到来后继续维持一段时间（称之为保持时间）。对于触发器边沿陡度也有一定要求（通常要求<100ns）。主从触发器对上述时