差分时钟拓扑分析.doc

差分时钟拓扑分析
Pegasus YU
一、 仿真条件
采用差分时钟缓冲驱动器SY100EP14作为驱动器和接收器。将IBIS模型转为Cadence仿真的DML模型，进行差分信号完整性的仿真（LVPEC）。 模型采用3.3V供电的模型。仿真75MHz差分时钟信号，环境为Typical。
二、 仿真过程
a) PMC推荐拓扑

b) USI推荐拓扑

c) EMC推荐拓扑

三、 分析及改进
很显然，上面的三种波形，都不满足时钟信号单调性的要求。EMC的设计，由于不正确的偏置，导致输入电压摆幅过大。USI的设计，没有加电源和地之间的电容，对电源平面受到的干扰考虑不足。
将PMC的设计中，串接AC电容的容值改为1uf，见下图仿真波形，没有波形的优良改善。单调性仍然不过

上面PMC推荐的拓扑，是据同事所说，PMC有这样串接AC电容的连接方式。
根据打印出来的PMC差分时钟设计部分原理图，从晶振到时钟驱动芯片，没有串接AC电容。从晶振的datasheet上看，也没有推荐使用AC串接电容。所以，下面采用不串接AC耦合电容的拓扑。

很显然，去除AC耦合电容后，波形得到改善，接收到的时钟信号已满足单调性要求。

因此，应采用PMC推荐设计（不串接AC耦合电容）。

可以看到，上面的波形仍然存在塌陷，属于不良的波形，仍然有可能影响单调性。因此，需要继续进行改进。
之前的偏置上下拉部分，是放在靠近驱动器的一端。根据经验，放在接收器一边将会更好的吸收反射。

改进的拓扑：

很明显，波形已得到很好的改善。对于时钟信号边沿的单调性要求，已达到要求。并且电平部分的过冲也得到控制。

四、 结论
1) 采用下图的拓扑方式连接差分时钟信号（即PMC的推荐）

2）提供直流偏置的电阻部分，必须放置于靠近接收器的地方。距离接收器不要超过14mm，越近越好。
3）两根耦合差分线的直流偏置部分，必须对称放置。

五、 进一步验证
Fast和Slow是两种极限仿真条件。如果在这两种条件下，时钟能够满足信号完整性要求，那么实际的信号就不会出问题。即便不能满足Fast和Slow条件，只要typical条件下足够好，实际情况下，出问题的概论会很小。

仿真结果，在fast, slow下都能满足单调性要求。
Fast波形：

Slow波形

End