时序逻辑电路分析与设计教学提纲.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,时序逻辑电路分析与设计,时序电路分类：,根据存储单元的状态改变是否在,统一,的,时钟脉冲,控制下,同时,发生来分：,同步,时序电路；,异步,时序电路。,根据输出信号的特点来分：,米里(Mealy)型,：输出信号,不仅仅,取决于存储电路的状,态，而且还取决于外部输入信号。,摩尔(Moore)型,：输出信号,仅仅,取决于存储电路的状态，,而和该时刻的外部输入信号无关。,11.1 MSI构成的时序逻辑电路,11.1.1 寄存器和移位寄存器,1.寄存器,寄存器用途:暂时存放二进制数码.,4位D触发器寄存器(74175),1,D,C,1,Q,Q,R,1,D,C,1,Q,Q,R,1,D,C,1,Q,Q,R,1,D,C,1,Q,Q,R,1,1,CP,R,D,d,1,d,2,d,3,d,4,Q,1,Q,1,Q,2,Q,2,Q,3,Q,3,Q,4,Q,4,输入 输出,R,D,CP d Q,n+1,Q,n+1,0 0 1,1 1 1 0,1 0 0 1,1 0 Q,n,Q,n,Q,1,Q,1,Q,2,Q,2,Q,3,Q,3,Q,4,Q,4,d,1,d,2,d,3,d,4,1D,R,C1,R,D,CP,具有,三态输出,的四位,缓冲,数据寄存器(74173),74173功能表,R,D,CP G,1,G,2,M N Q,1,Q,2,Q,3,Q,4,1 0 0 0 0 0 0,0 0 0 0 0 d,1,d,2,d,3,d,4,0 1 0 0 Q,1,Q,2,Q,3,Q,4,0 1 0 0 Q,1,Q,2,Q,3,Q,4,1 ,1,Z,1D,d,1,Q,1,d,2,Q,2,d,3,Q,3,d,4,Q,4,M,N,G,1,G,2,CP,&,&,R,EN,C1,R,D,：为缓冲器符号；,：三态符号,。,2.移位寄存器,功能:存放代码;移位.,分类:,按移位方向分类:单向移位寄存器;,双向移位寄存器.,2)按输入输出的方式分类:,串入-串出;,串入-并出;,并入-串出;,并入-并出.,移位寄存器组成:,移位寄存器中的存储电路可用时钟控制的无空翻的D、,RS或JK触发器组成。,(1)单向移位寄存器,a)串入-串/并出单向移存器,1D,C1,Q,F,0,1D,C1,Q,F,1,1D,C1,Q,F,2,1D,C1,Q,F,3,V,i,串行输入,CP,移位脉冲,Q,0,Q,1,Q,2,Q,3,串行,输出,V,0,问题：,若输入10110111，经过几个CP后可在V,O,收到完整数据？5个CP后四个触发器的状态？,各触发器初态,为0,V,i,依次输入,1011,时的,波形图,CP,V,i,Q,0,Q,1,Q,2,Q,3,1 0 1 1,0 1 0 1 1,0 0 1 0 1,0 0 0 1 0,0 0 0 0 1,b)串/并入-串出单向移存器,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,&,D,0,S,D,&,D,1,S,D,&,D,2,S,D,&,D,3,S,D,R,D,V,i,CP,接收,V,0,串行,输出,串行,输入,移位,脉冲,F,0,F,1,F,2,F,3,工作原理：,1)串行输入,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,&,D,0,S,D,&,D,1,S,D,&,D,2,S,D,&,D,3,S,D,R,D,V,i,CP,接收,V,0,串行,输出,串行,输入,移位,脉冲,0,1,1,1,1,1,2)并行输入:,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,R,S,1D,C1,Q,&,D,0,S,D,&,D,1,S,D,&,D,2,S,D,&,D,3,S,D,R,D,V,i,CP,接收,V,0,串行,输出,串行,输入,移位,脉冲,0,0,1,1,1,1,0,0,0,0,清零,接收(以D,0,D,1,D,2,D,3,=1010为例),1,1,1,0,0,1,1,1,0,0,1,1,0,0,(2)双向移位寄存器,多功能双向移位寄存器,74194,3,4D,D,0,Q,1,Q,2,Q,3,Q,0,R,R,D,1,4D,3,4D,3,4D,3,4D,2,4D,D,1,D,2,D,3,D,SR,D,SL,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194,R,D,S,A,S,B,CP 功能,0 清零,1 0 0 保持,1 0 1 右移,1 1 0 左移,1 1 1 并行置数,注意：,清零为,异步,；,置数为,同步,。,3,4D,Q,1,Q,2,Q,3,Q,0,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,SR,C4,1,/,2,1,0,M,0,3,S,A,S,B,CLK,SRG4,74194,0,1,1,1,练习：试分析电路状态转换图，设初始状态为0000,用两片74194接成八位双向移位寄存器,3,4D,D,0,Q,1,Q,2,Q,3,Q,0,R,R,D,1,4D,3,4D,3,4D,3,4D,2,4D,D,1,D,2,D,3,D,SR,D,SL,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194(1),3,4D,D,4,Q,5,Q,6,Q,7,Q,4,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,5,D,6,D,7,D,SR,D,SL,C4,1,/,2,1,0,M,0,3,SRG4,74194(2),(1)串行加法器,n位移存器,(1),n位移存器,(2),n+1位移存器,(3),FA,Q,1D,C1,R,X,n,Y,n,D,SR,D,SR,C,i-1,C,i,S,i,x,i,y,i,Z,n+1,n,n,置数,清零,移位,脉冲,串行,输出,并行,输出,置数,清零,移出(1)(2),加,移进（3）,(2)串行累加器,n位移存器,(1),n位移存器,(2),FA,Q,1D,C1,R,X,n,C,i-1,C,i,S,i,x,i,y,i,n,清零,移位,脉冲,串行,输出,并行,输出,Z,n,置数,（1）置数,清零,（1）移位进（2）,（1）再置数,移位，加,11.1.2 计数器,计数器功能:统计输入脉冲的个数.,计数器除了直接用于计数外,还可以用于定时器、分频器、程序控制器、信号发生器等多种数字设备中.,计数器分类：,A：同步计数器；异步计数器。,B：二进制计数器；非二进制计数器。,1.同步二进制计数器,1)电路组成和逻辑功能分析,以由,T,触发器构成的,四位,同步,二进制,加法,计数器为例进行讨论.,四位二进制加法计数器波形图,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16,0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0,0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0,0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0,0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0,CLK,Q,0,Q,1,Q,2,Q,3,二进制计数规则：每加1，最低位改变一次状态，,高位的状态是否改变，由低位是否计满来决定。,CP:计数脉冲;,Q,3,Q,2,Q,1,Q,0,:计数器的输出状态;,C:计数器的进位标志.,1J,1K,C1,F,0,Q,Q,0,T,0,=1,1J,1K,C1,F,1,Q,Q,1,T,1,1J,1K,C1,F,2,Q,Q,2,T,2,1J,1K,C1,F,0,Q,Q,3,T,3,&,&,&,CP,C,G,3,G,2,G,1,Q,3,为高位;,Q,0,为低位.,2)同步二 进制加法计数器的特点,由,n,个触发器构成的同步二进制加法计数器的模为,2,n,没有多余状态,状态,利用率最高,;,(2)用T 触发器构成的同步二进制加法计数器,其电路结构,有两条规则:,T,0,=1;,T,i,=Q,i-1,Q,i-2,Q,0,(i0).,(3)同步计数器工作速度快,3)MSI同步二进制加法计数器,MSI同步二进制加法计数器典型器件有74161、74163等,它们都是四位同步加法计数器.,CP R,D,LD ENP ENT 功能,0 异步清 零,1 0 同步 置 数,1 1 0 1 保持(包括CO的状态),1 1 0 保持(CO=0),1 1 1 1 同步计数,74161功能表,16,15,14,13,12,11,10,9,1,2,3,4,5,6,7,8,74161,V,CC,CO Q,0,Q,1,Q,2,Q,3,ENT LD,R,D,CP D,0,D,1,D,2,D,3,ENP GND,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,R,D,LD,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,利用多片74161实现计数器的位数扩展:,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,D,4,Q,5,Q,6,Q,7,Q,4,R,1,5D,D,5,D,6,D,7,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,3CT=15,CO,1,2,4,8,74161,D,8,Q,9,Q,10,Q,11,Q,8,R,1,5D,D,9,D,10,D,11,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,3CT=15,CO,1,2,4,8,74161,ENT,ENP,ENT,ENP,1,1,1,1,1,1,1,1,1,1,实现模2,12,计数器方案之一,2.异步二进制计数器,1)电路组成和功能分析,由,下降边沿,触发的,T,触发器,构成的四位二进制,加法,计数器:,1J,1K,C1,R,Q,Q,1,F,0,Q,0,1,1J,1K,C1,R,Q,Q,F,1,Q,1,1J,1K,C1,R,Q,Q,1,F,2,Q,2,1J,1K,C1,R,Q,Q,1,F,3,Q,3,R,D,CP,电路图,波形图,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16,0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0,0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0,0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0,0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0,CP,Q,0,Q,1,Q,2,Q,3,如将电路改为：,1J,1K,C1,R,Q,Q,1,F,0,Q,0,1,1J,1K,C1,R,Q,Q,F,1,Q,1,1J,1K,C1,R,Q,Q,1,F,2,Q,2,1J,1K,C1,R,Q,Q,1,F,3,Q,3,R,D,CP,即将前一级的Q端和后一级的CP端相连，则输出波形为：,1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16,0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0,0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0,0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0,0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0,CLK,Q,0,Q,1,Q,2,Q,3,二进制减法计数器波形图,1J,1K,C1,R,Q,Q,1,F,0,Q,0,1,1J,1K,C1,R,Q,Q,F,1,Q,1,1J,1K,C1,R,Q,Q,1,F,2,Q,2,1J,1K,C1,R,Q,Q,1,F,3,Q,3,R,D,CLK,2)异步二进制计数器的特点,异步二进制计数器可由T触发器构成,触发器之间串接,低位触发器的输出,作为高位触发器的时钟.,当采用,下降,边沿触发器时,如将,Q,i,和,CP,i+1,相连,则构成,加法,计数器;如将,Q,i,和,CP,i+1,相连,则构成,减法,计数器;,当采用,上升,边沿触发器时,如将,Q,i,和,CP,i+1,相连,则构成,减法,计数器;如将,Q,i,和,CP,i+1,相连,则构成,加法,计数器;,用D触发器构成二进制计数器的例子:,1D,C1,Q,Q,F,0,Q,0,CP,1D,C1,Q,Q,F,1,Q,1,1D,C1,Q,Q,F,2,Q,2,1D,C1,Q,Q,F,3,Q,3,异步二进制,减法计数器,问,：为何种,类型计数器,(2)异步二进制计数器,由于触发器的状态翻转是由低位向,高位逐级进行的，因此,计数,速度较低,.,(3)若CP脉冲的频率为f,则Q,0,、Q,1,、Q,2,、Q,3,输出脉冲的,频率分别为 f、f、f、f。常称这种计数器为,分频器,。,1,4,1,2,1,8,1,16,4.同步十进制8421BCD码计数器,1)电路组成和逻辑功能分析,1J,1K,C1,F,0,Q,Q,0,1,1J,1K,C1,F,1,Q,Q,1,1J,1K,C1,F,2,Q,1J,1K,C1,F,0,Q,CP,Q,Q,Q,Q,3,Q,2,Q,&,&,&,C,1,&,&,Q,3,Q,0,Q,1,Q,0,Q,3,Q,0,Q,3,Q,0,Q,2,Q,1,Q,0,驱动方程和输出方程：,T,0,=1,T,1,=Q,3,Q,0,n,n,T,2,=Q,1,Q,0,n,n,T,3,=Q,2,Q,1,Q,0,+Q,3,Q,0,n,n,n,n,n,C=Q,3,Q,0,n,n,同步十进制加法计数器状态图,有效状态圈,无效状态,无效状态,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1110,1111,1100,1101,1011,1010,1,0,0,0,0,0,0,0,0,0,0,0,1,1,0,Q,3,Q,2,Q,1,Q,0,/C,/,1,计数器的自启动特性,时序电路由于某种原因进入,无效状态,若在若干个时钟,脉冲作用下,能自行返回到某个,有效状态,进入有效循环圈,则称该电路,具有,自启动特性,.否则就,不具有,自启动特性,.,在上述设计中，得到的结果,正好,能自启动。,否则要,修改,设计,3)MSI同步十进制计数器,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,R,D,LD,ENT,ENP,CP,3CT=9,CO,1,2,4,8,74160,74160,为中规模集成同步,十进制加法计数器,其逻辑,符号、功能表、引脚图均,和同步二进制计数器74161,类同.,16,15,14,13,12,11,10,9,1,2,3,4,5,6,7,8,74160,V,CC,RCO Q,0,Q,1,Q,2,Q,3,ENT LD,CLR CLK D,0,D,1,D,2,D,3,ENP GND,D,0,Q,1,Q,2,Q,3,Q,0,CT=0,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,CLR,LD,ENT,ENP,CLK,3CT=9,RCO,1,2,4,8,74160,CLK,CLR,LD,ENP,ENT,功能,0 异步清 零,1 0 同步 置 数,1 1 0 1 保持(包括CO的状态),1 1 0 保持(CO=0),1 1 1 1 同步计数,74160功能表,6.任意进制计数器,利用已有的中规模集成计数器,经外电路的不同连接,以得到所需,任意进制计数器,是数字电路中的一项,关键,技术.,1)反馈复位法,控制异步清零端R,D,来获得任意进制计数器。,CP,Q,0,Q,1,Q,2,波形图,000,001,010,011,100,101,110,Q,2,Q,1,Q,0,状态图,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=9,CO,1,2,4,8,74160,&,原理图,1,1,R,D,L,D,1,例：试用74160构成模6加法计数器。,例：试用四位二进制计数器74161构成模10计数器。,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,&,原理图,1,1,R,D,L,D,1,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,1010,Q,3,Q,2,Q,1,Q,0,状态图,复位法的缺点：,存在一个极短的过渡状态；,清零的可靠性较差。,提高清零可靠性的改进电路：,当CP上升沿到达，使输出为0110时，门G,1,输出为0，G,2,输出为1，G,3,输出为0。G,3,输出的0信号使清零有效，该信号在CP=1期间不变。,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=9,CO,1,2,4,8,74160,&,1,1,R,D,L,D,1,&,&,G,1,G,2,G,3,2)反馈置位法(置数法),利用计数器的预置数控制端来获得任意进制计数器.,例:试用74161实现模10计数器.,0000,0001,0010,0011,0100,0101,0110,0111,1000,1001,Q,3,Q,2,Q,1,Q,0,状态图,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,&,原理图,1,1,R,D,L,D,1,0110,0111,1000,1001,1010,1011,1100,1101,1110,1111,Q,3,Q,2,Q,1,Q,0,状态图,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,1,原理图,1,1,R,D,L,D,1,0,1,1,0,模10计数器的另一种方案,思考题：用74161构成5421BCD码计数器.,0000,0001,0010,0011,0100,1000,1001,1010,1011,1100,Q,3,Q,2,Q,1,Q,0,状态图,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,1,1,1,R,D,L,D,1,0,0,0,1,例:试用74161构成一个可控模10 计数器,要求:,X=1,电路为5421BCD码计数器;,X=0,电路为8421BCD码计数器.,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV10,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,&,1,1,R,D,L,D,0,0,0,1,X,&,X,用置数法构成5421BCD码计数器,用复位法构成8421BCD码计数器,CP R,D,LD ENP ENT 功能,0 异步清 零,1 0 同步 置 数,1 1 0 1 保持(包括CO的状态),1 1 0 保持(CO=0),1 1 1 1 同步计数,74161功能表,16,15,14,13,12,11,10,9,1,2,3,4,5,6,7,8,74161,V,CC,CO Q,0,Q,1,Q,2,Q,3,ENT LD,R,D,CP D,0,D,1,D,2,D,3,ENP GND,D,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,D,1,D,2,D,3,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,R,D,LD,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,下面例子介绍 用MSI设计,序列信号发生器,.,序列信号发生器在数字设备中具有重要作用.序列信号,发生器有两种类型:,1),计数型,由计数器辅以组合电路组成;,2),移存型,由移位寄存器辅以组合电路组成.,例:试设计一个能产生序列信号为,0101101,的计数型序,列信号发生器.,解:1)根据序列信号的长度M(本例为7),设计模M计数器;,(本例计数器选用74161,并用置数法实现模7计数器),2)将计数器的输出Q,2,Q,1,Q,0,作为输入,序列信号作为输,出,列出真值表;,3)根据真值表,求出组合逻辑关系表达式;,4)画逻辑图.,Q,2,Q,1,Q,0,Z,0 0 0 0,0 0 1 1,0 1 0 0,0 1 1 1,1 0 0 1,1 0 1 0,1 1 0 1,Q,2,Q,1,Q,0,00,01,11,10,0,1,1,1,1,0,0,0,1,Z=Q,2,Q,0,+Q,2,Q,0,=Q,2,Q,0,Q,1,Q,2,Q,3,Q,0,R,1,5D,C5/2,3,4+,M,1,M,2,G,3,G,4,CTRDIV16,R,D,LD,ENT,ENP,CP,3CT=15,CO,1,2,4,8,74161,&,1,=1,Z,11.1.3 移位寄存器型计数器,移位寄存器型计数器,是指在移位寄存器的基础上加反馈电路而构成的具有特殊编码的同步计数器.,移位寄存器型计数器的状态转移符合移位寄存器的规,律,即除去第一级外,其余各级满足:,Q,i,=Q,i-1,n+1,n,移位寄存器型计数器框图,1D,C1,Q,F,0,CP,1D,C1,Q,F,1,1D,C1,Q,F,n-1,反馈逻辑电路,1.环形计数器,1)电路组成,1D,C1,Q,F,0,CP,1D,C1,Q,F,1,1D,C1,Q,F,3,1D,C1,Q,F,2,(以四位环形计数器为例),特点:,将串行输出端,和串行输入端,相连.,2)环形计数器状态图,1110,0111,1101,1011,1100 0110,1001 0011,1000 0100,0001 0010,0101 1010,0000 1111,有效循环,无效循环,3)实现自启动的方法,可利用触发器的置位,和复位端，将电路初,始状态预置成有效循,环中的某一状态；,重新设计反馈电路，,使电路具有自启动,特性。设计方法如,下：,(1)列表确定反馈函数f;,Q,0,Q,1,Q,2,Q,3,Q,0,Q,1,Q,2,Q,3,f,1 0 0 0 0 1 0 0,0,0 1 0 0 0 0 1 0,0,0 0 1 0 0 0 0 1,0,0 0 0 1 1 0 0 0,1,0 0 0 0,1 0 0 0,1,0 0 1 1,0 0 0 1,0,0 1 0 1,0 0 1 0,0,0 1 1 0,0 0 1 1,0,0 1 1 1,0 0 1 1,0,1 0 0 1,0 1 0 0,0,1 0 1 0,0 1 0 1,0,1 0 1 1,0 1 0 1,0,1 1 0 0,0 1 1 0,0,1 1 0 1,0 1 1 0,0,1 1 1 0,0 1 1 1,0,1 1 1 1,0 1 1 1,0,n+1,n+1,n+1,n+1,n,n,n,n,(2)作反馈函数f 的卡诺图,求f 的最简表达式;,00 01 11 10,00,01,11,10,Q,0,Q,1,Q,2,Q,3,1 1,f=Q,0,Q,1,Q,2,(3)画逻辑图,1D,C1,Q,F,0,CP,1D,C1,Q,F,1,1D,C1,Q,F,3,1D,C1,Q,F,2,&,Q,Q,Q,Q,f,4)用MSI构成的能自启动环形计数器,3,4D,Q,1,Q,2,Q,3,Q,0,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,SR,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194,1,0,0,0,1,1,1,如输出均为0,则通过 D,SR,移入1,进入有效 循环;否则经过移位,总会将1移到Q,3,处,电路进入置数状态,置入1000,进入有效循环状态,5)环形计数器的特点,环形计数器附带有译码器功能;,环形计数器的输出波形为,顺序脉冲,;,CP,Q,0,Q,1,Q,2,Q,3,常称环形计数器为,顺序脉冲发生器,.,环形计数器的缺点是状态利用效率低,n 个触发器构成的环形计数器仅有n 个有效状态,有2,n,-n个无效状态.,2.扭环形计数器,1)电路组成和逻辑功能分析,1D,C1,Q,F,0,CP,1D,C1,Q,F,1,1D,C1,Q,F,3,1D,C1,Q,F,2,D,0,=Q,3,0010,1001,0100 1010,0101 1011 0110,1101,无效循环,0000 1000 1100 1110,0001 0011 0111 1111,有效循环,0010 1001 0100 1010,0101 1011 0110 1101,0000 1000 1100 1110,0001 0011 0111 1111,可在无效循环圈内选合适的状态,通过修改反馈函数,达到,自启动的目的.,00 01 11 10,00,01,11,10,Q,0,Q,1,Q,2,Q,3,1 0 0 1,1 0 0 1,1 0 0 1,1 0 0 1,原状态图,D,0,=Q,3,00 01 11 10,00,01,11,10,Q,0,Q,1,Q,2,Q,3,1 0 0 1,1 0 0 1,1,1,0 1,1,1,0 1,修改后的状态图,D,0,=Q,3,+Q,0,Q,2,(可有多种方案),2)实现自启动的方法,0010 1001 0100 1010,0101 1011 0110 1101,0000 1000 1100 1110,0001 0011 0111 1111,3)用中规模集成移位计数器构成扭环形计数器,3,4D,Q,1,Q,2,Q,3,Q,0,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,SR,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194,0,0,0,0,1,1,0,&,&,1,1,0010 1001 0100 1010,0101 1011 0110 1101,0000 1000 1100 1110,0001 0011 0111 1111,Q,0,Q,1,Q,2,Q,3,D,SR,=Q,3,+Q,1,Q,2,Q,0,4)扭环形计数器的特点,扭环形计数器输出码为循环码，能有效防止冒险现象;,扭环形计数器的输出波形为,：,CP,Q,0,Q,1,Q,2,Q,3,扭环形计数器状态的利用效率比环形计数器高,n 个触,发器构成的环形计数器有2n个有效状态,有2,n,-2n个无效,状态.,例:试设计一个能产生序列信号为,00011101,的移位型序列,信号发生器.,解:移位型序列信号发生器的一般框图为,组合电路,移位寄存器,输出,F,11.1.4 用MSI设计同步时序逻辑电路,工作原理:将移位寄存器和外围组合电路构成一个,移存型计数器,，使该计数器的,模,和要产生的序列信号的,长度,相等，并使移位寄存器的串行输入信号,F,（即组合电路的输出信号）,和所要产生的序列信号相一致。,组合电路,移位寄存器,输出,F,设计方法：,序列长度为8，考虑用3位移位寄存器。选用74194。仅,使用74194的Q,0,、Q,1,和Q,2,。,状态划分,0 0 0 1 1 1 0 1,0 0 0 1 1 1 0 1,S,1,S,2,S,3,S,4,S,5,S,6,S,7,S,8,S,1,S,i,=Q,0,Q,1,Q,2,S,1,=,0,0,0,S,2,=,1,0,0,S,3,=,1,1,0,S,4,=,1,1,1,S,5,=,0,1,1,S,6,=,1,0,1,S,7,=,0,1,0,S,8,=,0,0,1,S,1,=,0,0,0,右移串,行输入,输出,求右移串行输入信号D,SR,外围组合电路用四选一MUX实现，取Q,1,Q,2,为地址，则：,Q,0,Q,1,Q,2,n,n,n,00 01 11 10,0,1,0,0,0,0,1,1,1,1,D,0,=1 D,3,=Q,0,D,1,=0 D,2,=Q,0,3,4D,Q,1,Q,2,Q,3,Q,0,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,SR,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194,1,1,0,1,0,1,0,1,2,3,G,0,3,MUX,1,0,输出,Y,画电路图,状态划分,试设计一个能产生序列信号为,10110,的移位型序列 信号发生器.,例：,解：,由于序列长度为5，先对序列按3位划分。,1 0 1 1 0 1 0,s,1,s,2,s,3,s,4,s,5,101,01,1,110,01,0,101,Q,1,Q,2,Q,3,在,S,1,时，要求,D,SL,=,1,在,S,4,时，要求,D,SL,=,0,对序列按4位划分：,1 0 1 1 0 1 0 1 1 0,s,1,s,2,s,3,s,4,s,5,1,011,0,110,1,101,0,101,1,010,Q,0,Q,1,Q,2,Q,3,求,左,移串行输入信号D,SL,00 01 11 10,00,01,11,10,Q,0,Q,1,Q,2,Q,3,0,1,1,1,0,F=Q,0,n,+Q,3,n,=Q,0,n,Q,3,n,=D,SL,经检查电路可以进行自启动,3,4D,Q,1,Q,2,Q,3,Q,0,R,1,4D,3,4D,3,4D,3,4D,2,4D,D,SL,C4,1,/,2,1,0,M,0,3,S,A,S,B,CP,SRG4,74194,0,1,1,输出,&,11.2 时序逻辑电路的分析方法,分析目的,:所谓分析，就是由给定电路，来找出电路的,功能,。对时序逻辑电路而言，本质上是求,电路在不同的外部输入和当前状态条件下的输出情况和状态转换规律,.,同步,时序逻辑电路和,异步,时序逻辑电路有不同的分析方法。,11.2.1,同步,时序逻辑电路的分析方法,由于在同步时序电路中，各触发器的动作变化是在,CP,脉冲作用下,同时,发生的，因此，在同步电路的分析中,只,要知道了在,当前状态下各触发器的输入,（即,驱动信号,）,就能根据触发器的,特性方程,求得电路的,下一个状态,最终,找到电路的,状态转换规律,。,(3)根据,状态方程,和,输出方程,列出,状态表,;,(4)根据,状态表,画出,状态图,或,时序图,;,(5)由,状态表,或,状态图,(或,时序图,)说明电路的,逻辑功能,.,分析步骤:,列出时序电路的,输出方程,和,驱动方程,(即该时序电路中,组合电路部分,的逻辑函数表达式);,(2)将上一步所得的,驱动方程,代入触发器的,特性方程,导出,电路的,状态方程,;,例:分析下列时序电路.,=1,=1,&,1,Q,Q,1J,1K,C1,CP,A,B,Z,(1)写出,输出方程,和,驱动方程,.,Z=A,BQ,n,J=AB ,K=A+B,(2)写出,状态方程,.,Q,n+1,=JQ,n,+KQ,n,=ABQ,n,+(A+B)Q,n,=ABQ,n,+AQ,n,+BQ,n,(3)列出,状态表,.,A B Q,n,Q,n+1,Z,0 0 0 0 0,0 0 1 0 1,0 1 0 0 1,0 1 1 1 0,0 0 0 1,1 0 1 1 0,1 1 0 1 0,1 1 1 1 1,(4)列,状态图,.,0,1,11/0,00/1,00/0,01/1,10/1,01/0,10/0,11/1,Q,AB/Z,Z=A,BQ,n,Q,n+1,=ABQ,n,+AQ,n,+BQ,n,=1,=1,&,1,Q,Q,1J,1K,C1,CP,A,B,Z,A B Q,n,Q,n+1,Z,0 0 0 0 0,0 0 1 0 1,0 1 0 0 1,0 1 1 1 0,0 0 0 1,1 0 1 1 0,1 1 0 1 0,1 1 1 1 1,(5)说明,逻辑功能,.,串行输入串行输出,的时序全加器,.A和B为两个二进制加数,Q,n,为低位来的进位,Z表示相加的结果,Q,n+1,表示向高位的进位.,例:分析下列时序电路的逻辑功能.,1J,1K,C1,Q,Q,F,0,1J,1K,C1,Q,Q,F,1,CP,&,1,&,&,Z,X,输出方程,：Z=XQ,0,Q,1,n,n,驱动方程,：,J,0,=XQ,1,，K,0,=X,J,1,=X ，K,1,=X+Q,0,n,n,状态方程,：,Q,0,=XQ,1,Q,0,+XQ,0,=X(Q,0,+Q,1,),Q,1,=XQ,1,+X+Q,0,Q,1,=X(Q,0,+Q,1,),n+1,n+1,n,n,n,n,n,n,n,n,n,n,由JK触发器的特性方程：,Q,n+1,=JQ,n,+KQ,n,状态表,X Q,1,Q,0,Q,1,Q,0,Z,0 0 0 0 0 0,0 0 1 0 0 0,0 1 0 0 0 0,0 1 1 0 0 0,1 0 0 1 0 0,1 0 1 1 1 0,1 1 0 0 1 0,1 1 1 1 1 1,n,n,n+1,n+1,00,10,01,11,0/0,0/0,0/0,0/0,1/0,1/0,1/0,1/1,状态图,Q,1,Q,0,X/Z,功能:,1111序列检测器,输出方程：Z=XQ,0,Q,1,n,n,状态方程：,Q,0,=XQ,1,Q,0,+XQ,0,=X(Q,0,+Q,1,),Q,1,=XQ,1,+X+Q,0,Q,1,=X(Q,0,+Q,1,),n+1,n+1,n,n,n,n,n,n,n,n,n,n,11.3 同步时序逻辑电路设计方法,11.3.1 用SSI设计同步时序逻辑电路,由触发器设计同步时序逻辑电路的一般步骤：,(1)根据逻辑要求,建立原始状态表或原始状态图;,(2)利用状态化简技术,简化原始状态表,消去多余状态;,(3)状态分配或状态编码,即将简化后的状态用二进制代码,表示;,(4)选择触发器类型,并根据编码后的状态表求出驱动方程,和输出方程;,(5),检查自启动性,若在所设计电路中存在无效状态,则必须,检查电路能否自启动,如果不能自启动,则需,修改设计,;,(6)画出逻辑图.,例:试设计一个“,111,”序列检测器.要求:当连续输入,三个,或,三个以上,“,1,”时,输出为“,1,”,否则输出为“,0,”.,X:0 1 1 0 1 1 1 0 1 1 1 1 0,Z:0 0 0 0 0 0,1,0 0 0,1 1,0,解:(1)建立原始状态表,S,0,:输入0以后的状态;(即未收 到一个“1”以前的状态),S,1,:输入一个“1”以后的状态;,S,2,:连续输入二个“1”以后的状态;,S,3,:连续输入三个或三个以上“1”以后的状态,S,0,S,0,/0 S,1,/0,S,1,S,0,/0 S,2,/0,S,2,S,0,/0 S,3,/1,S,3,S,0,/0 S,3,/1,0 1,X,S,S,0,S,1,S,3,S,2,1/0,1/0,1/1,0/0,0/0,0/0,0/0,1/1,X/Z,原始状态图,S,0,S,1,S,3,S,2,1/0,1/0,1/1,0/0,0/0,0/0,0/0,1/1,X/Z,状态,S,2,和,S,3,在相同的输入下有相同的输出,而次态也相同,称,S,2,和,S,3,两个状态等价.等价状态仅需保留一个.这里,去除,