PSCAD中的逻辑运算.docx

1. Multiple Input Logic Gates〔多输入规律门〕

本组件模拟了标准的二进制规律门。非零值为规律真，零值为规律假。对于本组件，结果假设为真则输出为 1；假设为假则输出为 0。有以下规律运算：

· AND: 在且仅在全部的输入都是规律真时，输出结果为规律真；
· OR: 任何一个输入为真则输出结果为规律真；
· XOR: XOR 由 Fortran 的规律运算符 non-equivalence (.NEQV.) 所打算。

本组件每个门最多可由 9 个输入。用户反置输入的话，输出结果也随之反置。假设使用插值法，插值信息则基于相关的规律运算和输入转变的精准时间点，运算后输出。当承受完全插值时，即使很大时间步长也能保证组件的准确性。

2. Inverter〔规律非〕

本组件是一标准的二进制非门。非零值为规律真，零值为规律假。假设承受插值法， 则插值信息同样可以由输入导至输出。

3. Flip Flop〔触发器〕

本组件实现四种触发器：JK，SR，D 和 T。为与 EMTDC 插值算法相兼容，可设定使其供给相关信息。输出状态的转变方式取决于时钟输入C 的值。假设C 选择的是下降沿， 则输出仅在时钟脉冲的下降沿处发生转变；同样地，假设选择上升沿，则输出状态仅在

时钟脉冲的上升沿发生转变。

假设选择了插值算法，从输入或时钟脉冲来的相关插值信息，输出到组件的 Q 或 Q 非。另外依据输入和时钟信号转变的精准时间点，使用插值信息确定触发规律。当承受了完全插值法，即使在很大的时间步长本组件也可保证很高的精度。四种触发器构成细节，如下：

JK 触发器：

假设组件配置为 JK 触发器，其具有以下特性和真值表：

J
K
Q(n)
Qbar(n)
0

0
Q(n-1)
Qbar(n-1)
0

1
0
1
1

0
1
0
1

1
1- Q(n-1)
1 - Qbar(n-1)

J、K 都为 1 的状态是此型触发器正常状况下最不期望消灭的状态，此时输出全都维持互补状态直至时钟脉冲返回至 0。Q(n)和 Qbar〔n〕是当前状态，Q(n-1)和 Qbar(n-1)是上次转变状态。

SR 触发器：

假设组件配置为 SR 触发器，其具有以下特性和真值表：

S
R
Q(n)
Qbar(n)
0

0
Q(n-1)
Qbar(n-1)
0

1
0
1
1

0
1
0
1

1
Q(n-1)
Qbar(n-1)

J、K 都为 1 的状态是此型触发器正常状况下最不期望消灭的状态，此时输出全都维持互补状态直至时钟脉冲返回至 0。Q(n)和 Qbar〔n〕是当前状态，Q(n-1)和 Qbar(n-1)是上次转变状态。

D 触发器：

假设组件配置为 D 触发器，其具有以下特性和真值表：

D Q(n) Qbar(n)
0 0 1

1 1 0

Q(n)和 Qbar〔n〕是当前状态〔即它们对应于当前的输入〕。

T 触发器

假设组件配置为 T 触发器，其具有以下特性和真值表：

T Q(n)
0 Q(n-1)

1 1 - Q(n-1)
Qbar(n)
Qbar(n-1)

1 - Qbar(n-1)

Q(n)和 Qbar〔n〕是当前状态〔即它们对应于当前的输入〕。

4. Hysteresis Buffer〔滞后缓冲器〕

本组件是将实数信号转变为规律信号的抱负元件。其只有在输入信号确实超过组件输入的门槛值时，才实现规律状态的转变，以此方法实现对噪声的过滤。假设输入信号在滞后区域内，在前一步的输出还将连续维持。

假设承受了插值法，本组件产生插值信息并输出。输出的插值信息是通过持续检测输入信号，并将其与输入规律 1 和规律 0 水平相比较后得出的。当输入信号越过两个输入水平中的任一个，就给出插值时间。当使用了完全插值法，即使在很大的时间步长时，本组件也能保持很高的精度。

5. 4 or 8 Channel Multiplexor〔4 或 8 通道多重异或〕

本组件模拟了 4×1 或 8×1 通道的多重异或器。输入信号 I 必需是 4 或 8 元素的数组，具体是哪个取决于组件输入参数的选择。

输入 S 是一个 2 或 3 元素的数组，代表了22 或23 大小的二进制编码，具体
是哪种也取决于组件输入参数的选择。输出 Y 是输入 I 的某一个元素，结果取决于输入 S 的二进制代码等效十进制数。输出真值表如下：

4x1:

S(1)
0

0
S(2)

I(1)
Y
0
1

I(2)

1
0

I(3)

1
1

I(4)

8x1:

S(1)
0
S(2)
0
S(3)
0

Y
I(1)
0
0
1

I(2)
0
1
0

I(3)
0
1
1

I(4)
1
0
0

I(5)
1
0
1

I(6)
1
1
0

I(7)
1
1
1

I(8)

6. Shift Register〔移位存放器〕

N 位串入/串出移位存放器由N 个D 型触发器级联而成。以以以以下图所示的是由D 型触发器构成的 4 位移位存放器，其每一个触发器的输出Q 作为下一个触发器的输入与D 相连。

为了将记录从一个模块转移到下一模块，触发器承受统一的时钟脉冲C。时钟脉冲输入协调串入 SI 进入最左侧触发器，串出SO 输出最右侧触发器。全部存放器中的内容相对于右侧都移动一位。

存放器状态的转变取决于 C 值。假设 C 选择的是下降沿，则输出的状态仅在时钟的下降沿处发生转变。假设选择的是上升沿，则输出的状态仅在时钟的上升沿处发生转变。

假设承受了插值法，则相关的插值信息，不管其是从输入来的还是从时钟来的，都能在内部组件里进展传递。另外，插值信息依据输入、输出和时钟信号转变的精准时刻来打算内部触发器的规律。当承受了完全插值法，即使在很大的时间步长，本组件也能保持很高的精度。