实验六 流水线与分频技术.doc

实验六：流水线与分频设计实验
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一、实验目的
1、 掌握分频技术思路
2、 掌握流水线设计的方法和基本形式
二、预习要求
1.了解veirlogHDL行为语句。
2..流水线和分频设计方法。
三、 实验基本概念
o 偶数分频2N：模N计数器，0到N，输出翻转
o 奇数分频2N+1：
n (1)占空比X/(2N+1)：用模2N+1的计数器，0<x<2N。从0计数到X时钟翻转，计数到2N+1再再翻转，并复位计数器。
n (2)占空比50%:基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。
o N-0.5分频：
n N模计数器，从0开始上升沿奇数，N-1时输出翻转，在时钟翻转后经历0.5个周期时，计数器输出时钟必须进行再次翻转，即当CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK进行适当的变换，使之送给计数器的触发时钟每经历N-0.5个周期就翻转一次。
o 任意N+A/B分频
n 分别设计一个分频值为N和分频值N＋1的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数。
n 设N出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出现的频率为A。
n 例如：
o 8.1分频 N=8 N+1=9 A=1 B=10 a=9
o N*a+（N+1）x1=8*9+9*1
o 10.23分频： N=10 N+1=11 A=23 B=100 a=77 N*a+（N+1）x1=10*77+11*23
o 【例9.10】 占空比50%的奇数分频（模7）
o module count7(reset,clk,cout);
o input clk,reset; output wire cout;
o reg[2:0] m,n; reg cout1,cout2;
o assign cout=cout1|cout2; //两个计数器的输出相或
o always @(posedge clk)
o begin
o if(!reset) begin cout1<=0; m<=0; end
o else begin if(m==6) m<=0; else m<=m+1;
o if(m<3) cout1<=1; else cout1<=0; end
o end
o always @(negedge clk)
o begin
o if(!reset) begin cout2<=0; n<=0; end
o else begin if(n==6) n<=0; else n<=n+1;
o if(n<3) cout2<=1; else cout2<=0; end
o end
o endmodule
o 【例9.11】 占空比50%的奇数分频
o module count_num(reset,clk,cout);
o parameter NUM=13;
o input clk,reset; output wire cout;
o reg[4:0] m,n; reg cout1,cout2;
o assign cout=cout1|cout2;
o always @(posedge clk)
o begin if(!reset) begin cout1<=0; m<=0; end
o else
o begin if(m==NUM-1) m<=0; else m<=m+1;
o if(m<(NUM-1)/2) cout1<=1; else cout1<=0;
o end
o end
o always @(negedge clk)
o begin if(!reset) begin cout2<=0; n<=0; end
o else begin
o if(n==NUM-1) n<=0; else n<=n+1;
o if(n<(NUM-1)/2) cout2<=1; else cout2<=0; end
o end
o endmodule
o 【例9.12】 5.5半整数分频源代码
o module fdiv5_5(clkin,clr,clkout);
o input clkin,clr; output reg clkout;
o reg clk1; wire clk2; integer count;
o xor xor1(clk2,clkin,clk1); //异或门
o always@(posedge clkout or negedge clr) //2分频器
o begin if(~clr) begin clk1<=1'b0; end
o else clk1<=~clk1;
o end
o always@(posedge clk2 or negedge clr) //模5分频器
o begin if(~clr)
o begin count<=0; clkout<=1'b0; end
o else if(count==5) //要改变分频器的模，只需改变count的值
o begin count<=0; clkout<=1'b1; end
o else begin count<=count+1; clkout<=1'b0; end
o end
o endmodule
o 【例9.13】 8.1小数分频源代码
o module fdiv8_1(clk_in,rst,clk_out);
o input clk_in,rst; output reg clk_out;
o reg[3:0] cnt1,cnt2; //cnt1计分频的次数
o always@(posedge clk_in or posedge rst)
o begin if(rst) begin cnt1<=0; cnt2<=0; clk_out<=0; end
o else if(cnt1<9) //9次8分频
o begin
o if(cnt2<7) begin cnt2<=cnt2+1; clk_out<=0; end
o else begin cnt2<=0; cnt1<=cnt1+1; clk_out<=1; end
o end
o else begin //1次9分频
o if(cnt2<8) begin cnt2<=cnt2+1; clk_out<=0; end
o else begin cnt2<=0; cnt1<=0; clk_out<=1; end
o end
o end
o endmodule
流水线:
如某个复杂逻辑功能的实现需较长的延时，可将其分解为几个（如3个）步骤来实现，每一步的延时变小，在各步间加入寄存器，以暂存中间结果，这样可大大提高整个系统的最高工作

两级流水实现的8位加法器
module adder_pipe2(cout,sum,ina,inb,cin,clk);
input[7:0] ina,inb; input cin,clk; output reg[7:0] sum;
output reg cout; reg[3:0] tempa,tempb,firsts; reg firstc;
always @(posedge clk)
begin {firstc,firsts}=ina[3:0]+inb[3:0]+cin;
tempa=ina[7:4]; tempb=inb[7:4];
end
always @(posedge clk)
begin {cout,sum[7:4]}=tempa+tempb+firstc;
sum[3:0]=firsts;
end
endmodule
四级流水线实现的8位加法器
module pipeline(cout,sum,ina,inb,cin,clk);
output[7:0] sum;output cout;
input[7:0] ina,inb;input cin,clk; reg[7:0] tempa,tempb,sum;
reg tempci,firstco,secondco,thirdco, cout;
reg[1:0] firsts, thirda,thirdb;
reg[3:0] seconda, secondb, seconds; reg[5:0] firsta, firstb, thirds;
always @(posedge clk)
begin tempa=ina; tempb=inb; tempci=cin; end //输入数据缓存
always @(posedge clk)
begin {firstco,firsts}=tempa[1:0]+tempb[1:0]+tempci; //第一级加（低2位）
firsta=tempa[7:2]; firstb=tempb[7:2]; //未参加计算的数据缓存
end
always @(posedge clk)
begin {secondco,seconds}={firsta[1:0]+firstb[1:0]+firstco,firsts};
seconda=firsta[5:2]; secondb=firstb[5:2]; //数据缓存
end
always @(posedge clk)
begin {thirdco,thirds}={seconda[1:0]+secondb[1:0]+secondco,seconds};
thirda=seconda[3:2];thirdb=secondb[3:2]; //数据缓存
end
always @(posedge clk)
begin
{cout,sum}={thirda[1:0]+thirdb[1:0]+thirdco,thirds}; //第四级加（高两位相加）
end endmodule

四、实验内容
1、将偶数、奇数、点5、小数分频的实例进行仔细的分析和总结，可自己设定分频倍数，分别设计分频电路，并进行相关验证，并尝试在DE2开发套件上进行输入和显示操作。
2、参考8位加法的2级和4级流水线设计，理解流水线的设计思路，并在DE2上通过sw输入两个8位数和7段管来显示结果。
五、实验要求
1、按照上面的提示完善报告
2、将程序编译过程中出现的主要错误及解决方案进行总结
3、掌握和练习数字系统的分析步骤，并将一些核心步骤进行记录
4、将编写的程序与仿真结果进行记录

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