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数字电子技术综合实验
---------MAX+PLUS II快速入门
MAX+PLUS II是Altera公司的全集成化可编程逻辑设计环境。它的界面友好，在线帮助完备，初学者也可以很快学习掌握。完成高性能的设计。另外，在进行原理图输入时，可以直接放置74系列逻辑芯片，所以对于普通爱好者来说，即使不使用Altera的可编程器件，也可以把MAX+PLUS II作为逻辑仿真工具，不用搭建硬件电路，即可对自己的设计进行调试，验证。下面以具体实例介绍MAX+PLUS II V10.0的使用。
功能
· MAX+PLUS II的编译核心支持Altera的FLEX 10K、FLEX 8K、MAX9000、MAX7000、FLASHlogic、MAX5000、Classic系列可编程逻辑器件；
· MAX+PLUS II的设计输入、处理与校验功能一起提供了全集成化的一套可编程逻辑开发工具，可加快动态调试，缩短开发周期；
· MAX+PLUS II支持各种HDL设计输入，包括VHDL、Verilog和Altera的AHDL；
· MAX+PLUS II可与其他工业标准设计输入、综合与校验工具链接。与CAE工具的接口符合EDIF200和209、参数化模块库（LPM）、Verilog、VHDL及其它标准。设计者可使用Altera或标准CAE设计输入工具去建立逻辑设计，使用MAX+PLUS II编译器对Altera器件设计进行编译，并使用Altera或其它CAE校验工具进行器件或板级仿真。MAX+PLUS II支持与Synopsys、Viewlogic、Mentor Graphics、Cadence、Exemplar、Data I/O、Intergraph、Minc、OrCAD等公司提供的工具接口；

使用
使用MAX+PLUS II进行设计包括四个阶段：设计输入、设计处理、设计验证和器件编程。

下面以一个最简单的例子，用ALTERA的EPLD——EPF10k10实现二分频器，来示范用MAX+PLUS II进行开发的全过程。
首先启动MAX+PLUS II，进入集成开发环境
运行：maxstart.exe

设计输入建立一个新设计输入文件，这里我们采用原理图方式Graphic Editor file (*.gdf)来进行设计输入，这是最方便，最直观的逻辑输入方法
选择“OK”进入编辑状态

接着输入逻辑元件，在编辑区的空白处双击鼠标。在Symbol Name栏输入dff,表示D触发器
选择“OK”，D触发器就被放在编辑区内。放置器件时，在Symbol Libraries框中选择prim库，就可以选择常用的门器件；在Symbol Libraries框中如选择mf库，就可以选择常用的74系列逻辑芯片。下面再放一个反相器not：

在反相器上按鼠标右键，将反相器旋转180度下面放置I/O脚，输入脚：input，输出脚：output 。

常用器件名称prim库（三态门->btri;与门->and2,and3..；与非门->band2,..；或门->or2,or3..,异或门->xor,非门->not,D触发器->dff, dffe带有使能端；JK触发器->jkff..；T触发器->tff;输入->input;输出->output; mf库(74ls161->74161;74ls290->74290;.. 依次对应)，注意在设计时只用在器件的输出部分才可以用三态门，逻辑电路的内部不要使用三态门，这是由器件结构所决定的，可参看数电关于cpld,fpga结构部分）。

鼠标移动到器件的端上就变小十字，拖动即可画线，如图连接

在PING_NAME上单击，选edit pin name 编辑管脚名为clk,clr、q1,q0.

好了，设计输入告一段落，将设计文件存盘，file->Save as–>count4.gdf

编译
上面已经完成了原理图的输入，需要给设计指定一个工程名，选择File->Project->Set Project to Current File，将当前工程名设为当前文件名

下面定义器件，即定义用哪种器件来实现设计，选择Assign->Device，在弹出窗口中选择FLEX10K系列的EPF10K10LC84-4，确认。

注：若找不到EPF10K10LC84-4，请将上图show only fastest speed grades前面的√去掉，就可找到EPF10K10LC84-4。
准备开始编译，选择MAX+plus II->Compiler，弹出编译窗口，按 Start 开始编译
编译结束之后，在编译窗口中的rpt图标上双击，可打开编译报告文件，其中有便宜后的管脚分配图，可看到我们定义的管脚clk,clr,q1和q0。

分配I/O脚
上面MAX+PLUS II完成了编译，把我们定义的I/O脚自动分配给了器件EPF10K10LC84-4，也许你对MAX+PLUS II自动分配的管脚不满意，没关系，自己定义，选择MAX+plus II->Floorplan Editor，进入底层编辑工具，再选择Layout->Device View和Layout->Current Assignments Floorplan，显示当前的管脚分配情况。可看到EPF10K10的底层图，右上角为Unassigned Nodes & Pins如果不满意当前分布，选1所至图标-〉选中该管脚-〉单击右键->delete.该管脚将出现在右上角为Unassigned Nodes &Pins，你可以直接将Unassigned Nodes & Pins中的管脚拖到适的地方，当对应管脚出现对应字符<none@xx(I/O)时,松开左键，放置成功。然后需要按前面所述将工程重新编译一遍，在rpt报告文件里可以看到新定义的管脚分配图,在原理图中也可看到重新分配后的管脚。
（注意，一般只有标有（I/0,DATAx）的引脚，是用户可用的，否则会出现编译错误，全局时钟最好定义在1脚上，全局清零定义在3脚上）。

仿真
设计已经完成，但功能是否完全正确呢？只要进行一下仿真就能知道
首先，要编辑一个波形文件，打开MAX+plus II->Waveform Editor
下面开始输入要仿真的信号名称，在文件空白处击右键选 Enter Node From SNF，在弹出的对话框中按List按钮，可以看到我们前面定义的I/O：clk,clr,q1,q0按=>选择要增加的Nodes，把clk,clr,q1,q0都加入，确定，in、out出现在Wave Editor中。
然后确定仿真的时长，选择File->End Time，输入1us，确定.还需要确定仿真的最小时间单位，选择Option->Grid Size，输入10ns，确定。
按clr的图标，选中信号clr，在左侧的工具按钮上选择1或0赋值
可选为全1或0 ，也可用鼠标单击拖动任选一段变为黑色即可赋值。
选clk信号，击时钟图标，赋时钟。
在弹出的对话框中按确认，用左侧工具调整显示比例。将波形文件存盘为count4.scf，选择MAX+plus II->Simulator调入仿真器.直接按Start启动仿真，仿真结束后按Open SCF，可以看到仿真结果
可以看出q1,q0脚输出正确，实现了4分频计数，另外，输出和输入之间的实际时延也被仿真出来了
重新打开count4.gdf文件。File->Creat defaut symbol
生成count4模块供以后调用，在新的xx.gdf文件中便可作为元件调用。

编程
至此，一个设计已经全部完成，你可以在设计目录下找到生成的编程文件*.pof，要将它实现需要对EPF10K10进行编程，最方便又廉价的方法是用Altera的ByteBlaster下载电缆将编程文件.pof从电脑的并行口直接写入器件。
选择MAX+plus II->Programmer，第一次要选择Options->Hardware Setup，如下配置硬件
可以看到count4.pof已经自动被Programmer选中了

这时，确认硬件正确连接，目标板电源打开，按下Configure即可开始对目标板上的器件进行编程了。编程完毕后，可以按定义的输入输出验证电路了。
以上尽是简单实用的一个流程，面很窄，涉及其它部分，可借阅图书馆与EDA,VHDL,数字系统设计类书学习软件使用。

编程成功，可连线实验了。