八档音量控制器设计.doc

电 子 课 程 设 计

题目：带数字显示的8挡音量控制器

系 别： 电气与电子工程系
专 业： 自动化
姓 名：
学 号：
指导教师：

2012年6月20日

成绩评定·

一、指导教师评语（根据学生设计报告质量、答辩情况及其平时表现综合评定）。

二、评分（按下表要求评定）
评分项目
设计报告评分
答辩评分
平时表现评分
合 计
（100分）
任务完成
情 况
（20分）
课程设计
报告质量
（40分）
表达情况
（10分）
回答问题
情 况
（10分）
工作态度与纪律
（10分）
独立工作
能力
（10分）
得分

课程设计成绩评定

班级 姓名 学号

成绩： 分（折合等级 ）

指导教师签字 年 月 日

目录
一、设计目的 4
二、设计要求 4
三、总体设计 4
四、各部分电路设计 6
1、开关的设计 6
2、译码器的设计 10
3、显示电路的设计 11
4、数模转换设计 12
五、设计的整体电路图 12
六、设计总结 12

一、设计目的
设计一个8挡音量控制器，使用两个按键对音量进行控制，并且设计的控制器达到设计要求。
二、设计要求
1、用两个按键控制音量，一个用于增加音量，一个用于减小音量；
2、音量控制分为8档，每按键一下，增加或减小一档；
3、音量增加（减小）到最大（最小）时，继续按音量增减开关无效，即音量被保持，不在继续增（减）；
4、机时自动恢复音量到最小状态；
5、数码管显示音量的大小值，并随着音量的变化即时改变；
三、总体设计
1、设计的总体原理框图如下：

图①

2、设计的音量调节器有三个两个按键和一个开关，：按“加音量”键能对输出音量进行增大，按“减音量”可以对输出音量进行减小，“开关机”音量调节器所在机器的开关机键。
加减音量按键给“音量调节开关”有次序的脉冲高电位，根据加减按键所给的脉冲信号，“音量调节开关”将输入信号翻译成二进制代码同时送给“译码器”和“音量数字显示器”。“译码器”将送来的二进制代码经过编译送给“D/A转换器”，由“D/A转换器”将数字信号转化成模拟信号，再经过多模拟信号的放大实现音量的放大。同时，“音量数字显示器”将从“音量调节开关”处送来的二进制代码经过编译在七段数码管上显示出与输入信号相对应的挡位。从而实现了题目所要求的功能。

四、各部分电路设计
1、开关的设计

图②，音量调节开关
这个集成块是由两个芯片和若干门电路组成的，包括74LS192计数器和74HC85四位数值比较器组成，两个芯片的逻辑功能如下：
计数器74LS192
当清零端CR为高电平“1”时，计数器直接清零，CR置低电平则执行其他功能。
当CR为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码的十进制加法计数。执行减法计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入。
数值比较器74HC85
集成74HC85是4位数值比较器，输入端包括A3~A0与B3~B0，输出端为FA>B、FA<B、FA=B ，以及扩展输入端为IA>B、IA<B和IA=B 扩展输入端与其他数值比较器的输出连接，以便组成位数更多的数值比较器，该比较器的原理和2位比较器原理相同，两个4位数的比较是从A的最高位A和B的最高位B进行比较，如果它们不相等，则该位的比较结果可以作为两位的比较结果。若最高位A=B,则再比较次高位A和B,依次类推。显然，如果两数相等，那么，必须将比较进行到最低位才能得到结果。若仅对4位数进行比较时，应对IA>B、IA<B和IA=B进行适当处理，即IA>B=IA<B=0和IA=B=1.
这个设计利用了计数器可逆加减计数的功能，在输入端给间歇的高电位脉冲（使用者想要加减音量时按一次加减音量键即是给出了一个高电位脉冲）使74LS192输出二进制编码0000~0111。但我们的设计只需要0~7八个档位，所以必须在74LS192输出信号等于7时锁定输入信号，于是就用到了数值比较器74HC85，并给A设初值0111当74HC85输入的B值等于0111时74HC85在FA=B端送出一个高电位脉冲，因为SR锁存器真值表如下：
S
R
Q
Q非
锁存器转状态
0
0
1
1
0
1
0
1
不变
0
1
0
不变
1
0
0
保持
0
1
不确定
图③
所以结合非门和同或门可以实现的功能是：当74LS192输出的值小于0111时输入由加按键的输入信号有效，当74LS192输入的值等于0111时，输入信号被锁定，加按键的输入信号无效，从而实现所要求功能，即加到最高档位的时候不能再增加音量。每次开机时给CR一个高电位的脉冲信号，实现74LS192的清零，再有输入信号74LS192从零开始计数，从而完成要求的每次开机音量恢复到最小的功能。
74HC192在实现加减计数的时候有一个另外的要求就是：执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码的十进制加法计数。执行减法计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入。所以在一个输入端输入高电平的时候必须把另一个输入端置高电平，而且在转换输入端的时候还要同时将自身的高电平电位取消，我们用两个SR锁存器来实现，连接方式如下：

图④
这个图块实现的逻辑功能是在两个开关中选择一个输入脉冲信号，同时锁定另一个输入端为高电平，实现加减计数功能。这个图块的真值表如下：
加音开关
减音开关
S1
R1
S2
R2
Q1
Q2
CPU
CPD
↑
×
1
0
0
1
1
0
↑
×
↑
×
1
0
0
1
1
0
↑
×
×
↑
0
1
1
0
0
1
×
↑
×
↑
0
1
1
0
0
1
×
↑
↑
×
1
0
0
1
1
0
↑
×
图⑤
整个图块实现的功能是：当CPU作为脉冲输入时，CPD被置高电平，当从CPD输入脉冲时不但解除了自身的高电平而且同时将CPU端置高电平，实现74LS192加减计数所要求的条件，即CPU和CPD一个作为脉冲输入另一个置高电平。
2、译码器的设计

图⑥，74HC138，3-8译码器

74HC138 的逻辑功能如下：
74HC138是3线—8线译码器，该译码器有3位二进制输入A2、A1、A0，它们共有8中状态的组合，即可译出8个输出信号Y0~Y7，输出为低电平有效。74HC138主要是为了将74LS192的三位输出信号进行译码，在相应位上输出低点平，因为74HC138输出低点平有效，所以在每个输出端加一个非门使输出高电平使其能够打开转换器中的电子开关。

3、显示电路的设计

图⑦， 数字显示器
数字显示器使用了一个七段显示译码器74HC4511，和一个七段数码显示管，
74HC4511的主要功能如下：七段显示译码器74HC4511
当输入8421BCD码时，输出高电平有效，用以驱动阴极显示器。当输入为1010~1111六个状态时，输出全为低电平，显示器无显示。该集成显示译码器设有三个辅助控制端LE、BL、LT，以增强器件的功能。
74HC4511将四位二进制代码翻译并在显示管上显示出十进制数值。从而实现在数码显示管上实时显示档位的要求。

4、数模转换设计

图⑧D/A转换器
D/A转换器主要是为了将数字信号转换成模拟信号，以实现对信号的放大和数字控制，

五、设计的整体电路图
设计的整体电路图见附图
六、设计总结
1、设计过程中遇到的主要问题：
我在对输入信号编码使其能实现在任意挡位上增减时遇到问题，开始考虑用两片寄存器，但实现起来太繁杂而且只能顺序由小到大增加档位，由大到小减小档位，不能实现任意档位上的加减。与同学讨论过程中发现十进制计数器74LS192可以实现所要求的功能，于是使用74LS192来实现档位的控制。控制音量增加到最大不能再增加也遇到了问题，开始不知道如何实现，最后考虑到74LS192的输出是二进制代码0000~1001，我可以使用74HC85，使输出的二进制数与0111进行比较，当输入信号等于0111时即将CPU不能再有信号输入，即可使音量不再增加。
2、 设计体会
一周的课程设计结束了，在这次的课程设计中不仅检验了我所学习的知识，也培养了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。经过这设计，让我对以前所学的知识有了更深的认识和总结。通过设计电路，把知识融会贯通，又查阅了大量的网络资料和图书资料，知识得了扩展。再设计中和同学的交流让我们开阔了思路。
3、对设计的建议
刚开始做的时候无从下手不知道该怎么去做，老师应该先给同学分析几个例子，让同学们知道做这些设计的思路和方法。这样上手会快很多，学校最好能提供元件做实物，可以加深我们对设计的理解同时锻炼了大家的实际动手能力。
参考文献
[1] 阎石主编.《数字电子技术基础》，北京，高等教育出版社，2007年。
[2] 杨兆选、丁润涛.555 定时器原理及实用电路集锦.天津，天津大学出版社，1989.1～
30。
[3] 谢实、朱荣.电子技术基础实验与实训.北京，科技出版社，2009年3月。
[4] 张庆双. 经典音响设计与制作300例.机械工业出版社，2007年7月.
[5] 汪一鸣、黄旭. 数字电子技术实验指导.苏州大学出版社，2009年。
[6] 王冠华. Multtisim11电路设计及应用. 国防工业出版社，2010年10月。