LDPC编译码器的实现.pdf

摘要摘要LDPC编码技术是信道编码领域和信息论研究领域的重大成果之一，它具有 和Turbo码相似甚至更好的译码性能极限，其译码延时低于Turbo码，而且因其良 好的距离特性、较低的译码复杂度以及码长可灵活调整等特点，已经被当下许多 通信标准所采用，比如5G-NR标准，802.11an标准，802.11ad标准等。LDPC编码算法和译码算法既要有强的可实现性又要保证设计实现出的编码 器和译码器性能、数据吞吐量。本文以802.11ad标准中规定的QC-LDPC为基础,研究和讨论了 LDPC编码器和译码器的设计与实现。对于QC-LDPC编码器，本文给出在不改变准循环和稀疏特性的条件下，利用 校验矩阵的“部分逆矩阵”来重新安排数据处理流程，在保证同样数据吞吐情况 下，该方法设计出的编码器相对于经典直接校验矩阵法可占用更少硬件资源。目前主流LDPC译码器架构主要有传统的最小和算法和新兴的随机计算算法。最小和算法的在译码器硬件面积和布线拥塞度上都具有瓶颈，导致设计出的译码 器数据吞吐率很难得到提升；随机计算技术利用单比特随机流的数据表达形式可 以克服这些难点，但是其存在译码延时大，而且其变量节点单元输入容易出现 锁存状态等问题，影响译码收敛速度。本文设计实现了一种“松弛衰减半随机计 算”(Rclaxcd-Half Stochastic,RHS)译码算法，它吸收了最小和算法与随机计算算 法的优点，在硬件利用率和数据吞吐以及译码性能方面都有良好的表现。“松弛衰 减半随机计算”的变量节点仍然使用对数BP算法，这一点与最小和算法相同，而 在硬件复杂度高的校验节点使用随机比特流来表示数据，利用随机计算降低其设 计难度，在译码器变量节点和校验节点之间的互联仍然保持单比特线宽，这使得 译码器可以有良好的时序特性；本文在8O2.Had标准3/4码率LDPC上做了 RHS 算法的优化，对某些关键参数进行了仿真和优化，并做了定点数据验证，比较了 不同初始化策略下的译码性能，证明了 RHS算法在短码LDPC上的有效性；最后 在Xilinx的FPGA芯片上实现了全并行的RHS架构LDPC译码器，并做了针对性 的优化设计。除此之外，本文还证明了“一步初始化”策略在基于计数器全随机 译码算法上的优越性，仿真验证了该架构在8O2.Uad 3/4码率上的最优参数，并在 FPGA上实现了该架构对应的译码器；最后通过比对这些译码算法，证明了 RHS 架构的优势。关键词：LDPC,编码器译码器，802.Had,RHS,随机计算IABSTRACTABSTRACTLow-Density Parity Check(LDPC)“coding technology is one of the most im-portant achievements in the field of channel coding and information theory.It has similar or even better decoding performance than Turbo coding scheme.Comparing Turbo code,the decoding delay of LDPC is shorter than Turbo and its advantage also resides in fa-vorable code distance,lower decoding complexity and flexible adjusting method in code rate and code length aspect.Based on these benefits,LDPC has been adopted in many telecommunication standards like 5G-NR,802.1 lan,802.1 lad etc.To meet the demand of increasing data-transmission speed,the LDPC encoding and decoding algorithm should be both implementable and effective,which means guarantee-ing the same decoding performance and data throughput after being implemented.In this article,it discusses and researches on the encoder and decoder implementation based on the QC-LDPC in the 802.Had standard.For the encoder,it utilizes the part-inverse matrix“to re-arranged the data cal-culating and processing procedure under the condition of keeping the Quasi-Cyclic and sparse property of the matrix.Comparing with the classical encoding scheme directly using the parity-check matrix,the propsaled method achieves better performances when considering the hardware resource utilization.The critical part of LDPC hardware implementation is the decoder design.There are two mainstream architectures for LDPC decoder design so far:traditional min-sum algo-rithm and newly discovered stochastic computation algorithm.The big hardware area and congestive routing wire bottleneck exist in the min-sum architecture,which limit the data-throughput of the decoder,the stochastic computation method can mitigate the problem via denoting the data in the form of the single stochastic bit stream during the decoding.However,long decoding delay and the latch-state”problem at the input of variable node process unit makes the fully stochastic computation architecture converge slow.In this thesis,it designs and implements one Relaxed-Half Stochastic(RHS)architecture.RHS absorbs the merits of both min-sum and fully stochastic computing methods,which make the algorithm gain better performance in the aspects ofhardware area and data-throughput.In RHS algorithm,the train of the thought of the variable node design also bases on the LLR-BP algorithm,which is same to min-sum way but uses the stochastic computation ABSTRACTand stochastic single bit to represent data to layout the check node unit structure,of which complexity is high in min-sum method.According to this factor,the width of the con-nected wire network is in the form of single bit that leads the decoder to good timing convergence,it also optimizes the RHS for the LDPC in 802.Had,simulates and veri-fies some key parameters for the algorithm,compares the decoding performance of two different initiation strategies.The fixed-point simulation is also researched,which proves that the RHS is valid fbr the short-length LDPC.In the last,it takes some optimizing mea-sures based on FPGA platform to implements the RHS decoder on the Xilinx FPGA chip.In addition to above,the effectiveness of“one-step“initialization strategy for the fully stochastic architecture based on the counter is verified and the corresponding decoder is also designed and implemented on the Xilinx FPGA chip.Keywords:LDPC,Encoder&Decoder,802.Had,RHS,stochastic computationill目录目录第一章绪论.11.1 研究背景.11.2 国内外研究现状.11.3 本文主要内容和安排.4第二章LDPC译码算法简介.62.1 LDPC 定义.62.2 LDPC常用译码算法.72.3 随机计算技术简介.92.3.1 随机计算概念.92.3.2 随机计算单元.92.4 全随机计算技术在LDPC译码器的应用.112.4.1 LDPC译码中的随机计算原理.112.4.2 EM 架构.122.4.3 TFM 架构.132.5 本章小结.14第三章QC-LDPC编码器设计与实现.153.1 QC-LDPC 定义.153.2 QC-LDPC编码算法设计.163.2.1 LDPC通用编码算法.163.2.2 QC-LDPC 编码算法.173.3 QC-LDPC编码器实现.183.4 本章小结.21第四章 基于随机计算的译码器设计.224.1 基于半随机计算RHS技术LDPC译码器设计.224.1.1 SI-RHS架构中校验节点设计.224.1.2 SI-RHS架构中变量节点设计.234.1.3 SI-RHS架构的浮点仿真.284.1.4 RHS架构的定点仿真.324.2 基于计数器的全随机译码架构设计.344.2.1 基于计数器的TFM方式.344.2.2 计数器TFM架构的初始化方式.354.2.3 全随机计数器方式的参数仿真.374.3 本章小结.38IV_第五章LDPC译码器的FPGA实现与测试.405.1 码器的整体框架图.405.2 各模块具体实现方案.41521快、慢双时钟域的应用.415.2.2 输入缓存模块和输入控制状态机模块实现.425.2.3 译码控制状态机模块实现.445.2.4 校验节点模块实现.455.2.5 RHS架构变量节点模块实现.465.2.6 校验模块实现.535.2.7 输出模块.545.2.8 基于计数器的全随机译码器架构实现.545.3 RTL实现结果.555.4 本章小结.57第六章总结与展望.586.1 全文总结.586.2 后续展望.59致谢.60参考文献.61v图目录图目录图2-1 LDPC校验矩阵举例.6图2-2随机流转换示意图，随机数md服从均匀分布UQ1).9图2-3或门实现随机流加法.10图2-4通过反相器求得1-P数值.10图2-5使用J-K触发器近似实现随机计算除法.10图2-6随机域下的校验节点更新单元结构.11图2-7由J-K触发器构成的度为M的变量节点.12图2-8 度为2的VNEM 单元.12图2-9 度为6的VNEM处理单元.13图2-10 TFM随机计算架构的变量节点结构.14图3-1 LDPC校验矩阵变换后的近似下三角形式.16图3-2 802.Had3/4码率LDPC生成矩阵中Q矩阵示意图.18图3-3编码器总体原理框图.19图3-4 3/4码率下“Part_Product”的结构示意图.20图3-5码率3/4下的形式.20图3-6 3/4码率LDPC编码器时序示意图.21图4-1 SI-RHS架构中度为乙的变量节点的结构.23图4-2 SI-RHS校验节点处理结构.24图4-3将式(2-5)直接应用到SI-RHS变量节点的处理流程.24图4-4 f(x)的函数图像.27图4-5对数域内转化随机流的数值效果.27图4-6 m(t)e 0,0.5,1式(4-7)对应的三条函数曲线.27图4-7不同TFM缩放初始化和随机数缩放策略下的EbNO-ber结果.29图4-8 LLR-TFM 0值初始化和随机数缩放策略下的EbNO-ber结果.31图4-9不同TFM初始化策略下的平均迭代次数ADC统计.32图4-10EbN0=4.5dB时，直接信道接收值范围.33图4-11 EbN0=4.5dB时，LLR-TFM单元最大值和最小值的统计.33图4-12 RHS译码器设计时信道接收值量化的性能比对.33图4-13 LLR-TFM单元定点量化的译码性能.34图4-14 RHS架构中度为4的变量节点“求和求差”分发单元定点量化方案35VI图目录图4-15计数器架构各参数下迭代次数的相关统计.36图4-16全随机计数器架构中不同初始化策略的迭代周期统计.37图4-17全随机计数器架构中不同初始化策略的性能对比.38图4-18各LDPC译码算法的性能对比.38图5-1 LDPCRHS架构译码器的总体框图.40图5-2 RHS译码器的快慢时钟结构.42图5-3单个缓存设置的时序.42图5-4 RHS译码器中A,B两个缓存设置下的时序.43图5-5 RHS译码器中串转并模块和输入控制状态机端口示意.43图5-6 RHS译码器中输入控制状态机流程图.44图5-7 RHS译码器中输入缓存模块和状态机验证时序.44图5-8 RHS译码器中译码状态机状态转移图.45图5-9 RHS架构中的译码状态机模块验证时序图.45图5-10 RHS译码器中度为16的校验节点结构.46图5-11 RHS架构中度为4的RHS变量节点结构.47图5-12 F(d,u)和G(d,u)的函数图像.49图5-13 RHS译码器设计中两次取反造成的函数值量化误差.50图5-14 TFM Update的硬件实现原理图.51图5-15 TFM Update模块时序验证.51图5-16用以产生随机数对数值的LLR_md_gcn”构成.52图5-17模块“Pn_md_gen”使用SRL16E来产生伪随机数示意图.52图5-18 RHS结构中校验模块总体结构图.53图5-19 RHS结构中Parity_Check_FSM模块状态转移图.54图5-20计数器全随机译码器中度为4的变量节点结构.55图5-21RHS架构译码器RTL总体验证时序图.55图5-22 FSC架构译码器RTL总体验证时序图.56图5-23各译码算法架构RTL实现后的测试性能对比.56VII表目录表目录表3-1 802.Had码率为Rate=3/4时对应的基础矩阵.16表3-2两种编码算法实现的编码器硬件资源对比.21表4-1译码性能最佳的组数总结.32表4-2 EbN0=3.5dB时各随机数对数量化策略译码性能.34表5-1 8O2.Uad中各码率校验节点度分布.46表5-2各TFMJJpdate模块实现方案的硬件资源对比.50表5-3各算法架构硬件实现参数对比.57VIII缩略词缩略词英文缩写英文全称中文释义ADCAverage Decoding Cycle平均迭代时钟周期ADMMAlternating Direction Method of Multiplier交替换向乘子算法BFBit Flipping比特翻转法BPBelief Propagation置信度传播CNCheck Node校验节点DCDecoding cycle译码时钟周期DSDelayed Stochastic延时随机译码EMEdge Memory边缘存储EXITExtrinsic Information Transfer外信息转移FSFully Stochastic全随机计算FS-BPFully Stochastic-BP基于BP译码的全随机技术FSCFully Stochastic based on Counter基于计数器的全随机技术IMInternal Memory内部存储单元loTInternet of Things物联网JK-FFJ-K Flip FlopJ-K触发器LDPCLow-Density Parity Check低密度奇偶校验码LFSRLinear Feedback Shift Register线性移位反馈寄存器LPLinear Programming线性规划MCIMultiple-Cycle Initialization多周期初始化MDCRMax-Decoding Cycle Ratio最大迭代周期占比MSAMin-Sum Algorithm最小和算法MTFMMajority Tracking Forecast Memory大数跟踪预测存储技术NDSNoise-dependent Scaling噪声关联缩放法NMSANormalized Min Sum Algorithm归一化最小和NOMANon-Orthogonal Multiple Access非正交多址接入OMSAOffset Min Sum Algorithm偏置最小和IX缩略词QC-LDPCQuasi-Cyslic LDPC准循环LDPC码R-RURe-Randomized Unit重随机单元SI-RHSScaled-Initialization Relaxed-HalfStochastic缩放初始化松弛半随机SOISingle Operation Initialization单步初始化方式SPASum-Product Algorithm和积译码算法STAStatic Timing Analysis静态时序分析TFMTracking Forecast Memory跟踪预测衰减存储技术VNVariable Node变量节点XPMXilinx Parameterized Macro赛灵思可参数化宏X主要数学符号表主要数学符号表符号含义说明H矩阵粗体大写ln(.)自然对数tanh(-)双曲正切函数tanh-1(-)反双曲正切函数Pci=xy已知y条件下=x的概率min-求取集合中的最小值max-求取集合中的最大值sgn(-)符号函数。b比特值a与比特值b模2求和Qb矢量Q与矢量b对应位进行模2求和粗体小写O全。矩阵粗体大写c向量粗体小写。（电 6 a,b区间上的均匀分布XI第一章绪论第一章绪论1.1 研究背景从上个世纪90年代到今天，通信理论和技术飞速发展，从最初的GSM(通 信制式演进到现在的5G,无线空口的传输速率翻了几千倍。从FDMA,TDMA 到CDMA再到4G的OFDM和5G的研究热点非正交多址接入(Non-Orthogonal Multiple Access,NOMA),通信核心技术取得了长足的发展，应对的应用场景也越 来越广。随着5G技术的成熟和商用，以及物联网(Internet of Things,IoT)的发展 和人们对通信速率带宽的需求，高阶调制、大规模多天线技术都得到研究和应用,这些技术的应用主要目的是为了提高通信速率和通信数据的可靠性。而信道编码 技术是抵抗信道干扰、提高接收数据可靠性的有力手段。信道编码技术有多种，诸如卷积码、Turbo码在近些年的通信技术中都得到了 广泛应用，这些码都有着较好的纠错性能。但是随着通信场景的多元化，人们希 望在较低的处理复杂度(编码复杂度，译码复杂度，实现复杂度)下，有一种纠 错码达到最好的纠错性能。尤其是面临着5G场景中提出的“高可靠，低延时”的 挑战。低密度奇偶校验码(Low-Density Parity Check,LDPC)就是一种这样的码口。LDPC码在5G之前已经成功应用于8O2.Uan标准中，大大提高了 wifi通信链路 的可靠度，IEEE在毫米波通信协议802.Had标准中也将LDPC短码作为了其主要 的物理层纠错码方案，第二代欧洲数字地面电视广播传输标准(DVB-T2)和中国 电视广播(CDTTB)中都采用了 LDPC作为信道纠错码方案；在2016年10月14 日，3GPPRAN1会议确定也将LDPC码作为5G通信移动宽带(eMBB)业务数据 信息的长码块编码方案。可以看到如今LDPC已经成为了许多通信标准和应用场 景下的信道编码方案选择。1.2 国内外研究现状低密度校验码是一种高效的前向信道纠错码，它由麻省理工学院Robert Gallager博士于1962年提出山。它是一种线性分组码，校验矩阵具有一定的稀疏 性。它具有无限接近香农限的良好性能，文献 2 中研究了一种LDPC长码，其 性能和香农限只相差0.0045dB,已经超越了之前最优Turbo码的性能。然而，当 LDPC编码起初被提出时，局限于当时集成电路技术和计算能力的短缺，Gallager 博士提出的LDPC迭代译码算法过于复杂而无法电路实现，因此LDPC当时并没 有受到人们的重视。直到1996年D.J.C.Mac Kay和R.M.Neal等人对LDPC的译 1电子科技大学硕士学位论文码算法进行了改进，以及集成电路技术的飞速发展，LDPC重新进入研究人员 的视野。LDPC码的研究主要集中在两个方面，一个是码型的构造上，根据特定数学方 法来构造校验矩阵，主要以提升码的纠错性能为主，同时还会针对特定构造码进 行编码算法和译码算法的改进。在文献 4 中，作者详细介绍了几种主要的LDPC 码校验矩阵的构造方法，主要分为射影几何和欧氏几何两种；在文献 5 中作者还 提出了一种具有准循环特性的非规则LDPC编码(Quasi-Cyslic LDPC,QC-LDPC),其准循环的特性有益于降低编解码复杂度，同时兼顾纠错性能；为进一步研究 LDPC的性能，人们提出了密度进化算法及其高斯近似算法和外信息转移 图(Extrinsic Information Transfer,EXIT)来研究LDPC译码过程中的行为 冈，进而 对构造好的LDPC码的译码可收敛性和迭代次数进行指导。LDPC另一个研究点集中在经典编解码算法的硬件实现，根据现有诸如FPGA,DSP,ASIC等硬件平台对LDPC的编解码算法进行硬件实现，关注于有限硬件资 源的最大化利用和满足特定实际应用需求，同时这也是将LDPC优良性能落地应 用于各类实际通信应用场景的关键环节；LDPC通用编码算法主要分为全下三角 矩阵编码和近似下三角矩阵法，近似下三角法因其计算复杂度低而被实用。针 对QC-LDPC可以利用其准循环特性进行编码，而本文主要研究就是802.11ad标 准规定的QC-LDPC短码。针对QC-LDPC,IEEE 802.Uad中建议了一种利用移位 寄存器和异或门构成的编码器，主要是一种“串入并出”的结构，这种编码简单 但是吞吐率和编码延时比较大，文献 10 提出了一种“并入并出”的结构对这种 结构进行了改进以提高吞吐和延时，这些编码器的硬件架构是利用校验矩阵直接 进行编码的。在文献 11 中，作者利用兀旋转来使得QC-LDPC的生成矩阵同时也 保留稀疏性以使得编码实现得到简化；文献 12 利用“行消元”代替“高斯消元”来构造码进而来降低编码复杂度；文献 13 利用SRAA结构先产生扩展校验比特,然后利用信息比特和这些扩展比特之间的数学依赖关系进行分段变换以求出非满 秩QC-LDPC校验比特，相对于SRAA结构来讲可以节省一半的移位寄存器；由于 LDPC编码算法简单，硬件较为实现直接。文献 13 利用SRAA结构先产生扩展 校验比特，然后利用信息比特和这些扩展比特之间的数学依赖关系进行分段变换 以求出非满秩QC-LDPC校验比特，相对于SRAA结构来讲可以节省一半的移位 寄存器；由于LDPC编码算法简单，硬件较为实现直接。LDPC的译码算法主要分为两类，一种是传统的和积译码(Sum-Product Algorithm,SPA)迭代算法及其各种改良的衍生算法，另一类为线性规划译码(Linear Programming,LP)?代表性算法是交替换向乘子算法(Alternating Direction Method of Multiplier,ADMM)皿，该算法虽然具有最大似然译码的特性，但是其译 2第一章绪论码时间较长，硬件实现也极其复杂，难于实际应用，目前处于在GPU和CPU平 台仿真实验阶段。故现今的研究热点和实际应用主要以(Belief Propagation,BP)迭 代译码的衍生算法为主。因为BP译码的过程是一个迭代过程，而且LDPC的码长较长，造成译码器的 硬件资源开销随校验矩阵的规模呈线性关系，并且迭代的过程主要是多个处理单 元之间来回相互相互信息、更新信息的过程，这些处理单元之间的互联会造成严 重的布线拥塞，密集的布线不仅会造成最后的硬件面积巨大，而且也会造成设计 的时序很难收敛到较高时钟，进而可能无法满足实际吞吐率应用需求；LDCP的BP译码器的主要架构分为三种，串行，部分并行US,全并行;串行架构按照变量节点或者校验节点逐个按顺序进行消息处理；部分并行架构一 次迭代处理多个部分并行的节点单元，这些单元往往具有一定的共同特征，构成 一层，层内并行，层间串行，这里的层往往和准循环矩阵的一行或者多行对应，这 样的译码器架构称作分层译码口刃，这种译码器架构中，后面分层更新时会利用到 前面分层已更新的信息，这样变量节点在一次迭代过程中得到多次更新，相比串 行架构来讲加快了译码收敛速度，提高了译码性能，但该架构只适用于QC-LDPC 这样的结构化码，对分层的列重也要求为1,每次迭代可能要花费大量时钟周期,相比于全并行架构来讲吞吐率也有限。串行和部分并行架构硬件复杂度低，但是 译码延时较大，吞吐率往往在数十Mbps左右，所以大多应用于对通信速率要求不 高的场合。当要求LDPC的译码器有叫高的吞吐率(符号吞吐率要在Gbps甚至更 高)时，主要还是选择全并行架构电。全并行架构要求在一次迭代周期内对所有的变量节点和校验节点进行更新一 次。全并行架构主要分为两类，一类使用传统的最小和(Min-SumAlgorithm,MSA)算法或者其改良算法 2。-22,这一类算法可以简化LLR-BP算法校验节点的设计难 度；另一类则使用随机计算方法囚-25,这种算法可以使设计出的译码器有更好的 时序收敛。正如前述，不管使用哪一种方法，研究点主要集中在解决LDPC并行译 码器的硬件资源消耗、降低两类更新节点之间布线拥塞度以及提高译码器总体吞 吐率上。最小和算法以及基于此衍生出的归一化最小和口和偏置最小和算法阳 通过求解变量节点接受信息的最小值来近似和积算法的运算使得硬件设计复杂度 得到降低；文献 18 则通过流水线对译码器中的较长连线进行切割已形成较短的 连线来降低译码器中的布线拥塞问题；通过有限字母表技术将节点之间传递的信 息进行查表以降低连线位宽，进而缓解整体布线拥塞度 26,27,但同时增加查表资 源消耗，同时译码性能也带来了些许下降，最佳映射表的设计也需要一定的技巧,文献 28 利用最大化译码中间信息和码字比特之间的互信息来设计最佳映射表,使得译码性能优于传统最小和译码算法性能，这也说明这项技术当中最佳字母映 3电子科技大学硕士学位论文射表的设计很关键。文献 29 使用行分裂技术来降低全局布线拥塞，通过将列在 行维度上分块使得节点之间信息的交互只存在于块与块之间，每个块内包括一定 的译码节点，文献 30 使用门限阈值法来克服一次迭代中无法获取变量节点的全 局最小值的缺点；除了有限字母表技术能够降低布线宽度以外，文献 31 通过串 并转换技术，将译码器中两类节点之间的连线变成单比特位宽，相比传统设计将 布线复杂度成倍的下降，但是传输完一次迭代的交互信息需要的时间也会增加很 多，需要的额外时钟周期和交互信息的位宽相当。除此之外，随机计算译码架构 是另一种新颖的译码方式。随机译码直接根据BP(或LLR-BP)算法在实数概率(而非对数概率比)的 概念进行设计，它利用BP算法中概率规范性的特点，将实数概率通过随机数进 行转化成随机比特流以进行随机域内的各种运算J,文献 24 设计了基于边缘存 储的(EM)架构，该架构主要是在变量节点中安置宽长度的存储器来抵抗LDPC 随机译码当中随机流不完全独立的问题，文献 25 对这种架构进行了改进，利用 跟踪预测衰减存储单元(Tracking Forecast Memory,TFM)措施来进一步简化EM单 元，这种结构有效降低了存储单元当前记录对历史记录的依赖程度，同时也更能 抵抗变量节点单元出现的锁存问题；文献 32 进一步对TFM结构进行了简化，利 用大数跟踪预测存储单元(Majority Tracking Forecast Memory,MTFM)实现节点存 储，如此一个变量节点就可以只使用一个存储单元，而不再和变量节点的度数有 关，相比于边缘存储，节点存储更能节省资源，但是同时也损失了一定的译码性 能。另外，延时随机译码(Delayed Stochastic,DS)网 直接将变量节点的存储单元 移除，而校验节点只有在相邻变量节点全部状态(处于锁存还是非锁存)相同时 才进行更新输出，否则维持原输出，译码器结构得到进一步简化，但是在短码的 应用上不尽人意；近几年，研究人员对随机译码越来越广泛，文献 34 研究了基 于EM架构的EXIT图来预测随机译码实际需要的迭代次数。文献 35 将随机译 码和LLR-BP算法译码进行了结合；随机译码亦可迁移到多元LDPC的译码器设 计上36；1.3 本文主要内容和安排本文主要针对802.11ad中规定的LDPC码进行编解码器的设计。编码器设计 了两种算法，一种是直接基于校验矩阵进行递归求取，另一种则通过部分生成矩 阵进行设计，并对两种架构分别进行设计、分析和比较，证明了部分逆矩阵的方 法在硬件资源占用和时序收敛特性上都有优势，并成功应用某毫米波项目中；针对当今高速和大数据量的通信，对LDPC译码器的吞吐量也提出了挑战。传统的串行和部分并行译码器设计架构在吞吐率上的表现差强人意，而且提升途 4第一章绪论径有限，这时就需要采用全并行译码器架构；而传统最小和LDPC译码器实现方 式存在硬件占用过度和时钟提升空间受限两个主要问题。本文设计的译码器采用 了一种基于计数器方式的全随机计算方法，可以有效的降低上述两大问题。对于全随机计算译码器方案，耗时较长的初始化步骤会增大译码延时，本文 采用了一种单步初始化策略来初始化变量节点的内存单元，该策略可以将传统需 要耗费几十个周期的初始化步骤降低为只需要12个时钟周期，有效降低了译码 耗时。对于全随机方案中变量节点出现的输入“锁存”和译码迭代周期长的问题，本 文将LLR-BP算法和连续松弛衰减随机译码算法进行了结合，进行了一种半随机 松弛衰减架构设计，分析了该架构当中主要的计数参数和性能，并对其硬件实现 进行了设计，最终在吞吐量、译码延时和译码性能方面和全随机计数器译码器进 行了对比，有力证明了半随机松弛衰减架构在这些指标上的优势。在半随机松弛 衰减架构中，有两个关键实现点。一方面，需要考虑对数域和随机域的转换，一般 的思维是通过概率域为桥梁进行转化，本文采用对数域和概率域的直接转换来在 保证转换效果条件下简化转换处理环节，并给出了这种直接转换方式的数学证明;另一方面，对数置信度更新单元设计较为复杂，本文采用了最小二乘法和差值积 分面积最小化的方法来工程近似相关衰减规则函数，并在实现时结合FPGA的资 源特点，设计了多种方案并进行对比，确定了使用查找表和算术逻辑的融合方案;同样为了降低半随机松弛衰减架构的译码延时和实现难度，本文考察了信道数值 初始化和。值初始化两个策略在该架构上的译码表现，在。值初始化条件下，其 译码性能优于信道初始化策略0.2dB左右但却要对信道值放大更大倍数不利在节 省实现资源，最终工程实现时，本文采用了信道数值初始化策略。本文第一章为绪论，主要介绍了 LDPC编解码研究的现状和意义以及LDPC 码编解码设计当中遇到的主要瓶颈，分析和综述了当下几种常见的译码器架构。本文第二章主要介绍LDPC码的主要知识，主要包括LDPC的基础概念，通 用经典编码算法以及BP、LLR-BP和最小和译码算法。本文第三章主要介绍了 QC-LDPC的编码器设计，介绍了 802.11ad当中推荐 的编码器设计，同时针对两种QC-LDPC的编码算法进行分析和硬件设计。本文第四章主要介绍随机计算的基础概念和常见的几种全随机架构设计，同 时针对码率3/4的802.Had LDPC在基于半随机计算和基于计数器的随机译码架 构上进行了设计。对这两种架构的初始化策略和各关键参数进行了优化仿真。本文第五章为第四章介绍的基于半随机计算架构和基于计数器的全随机架构 的FPGA设计细节，并给出了实现的硬件资源结果和译码性能仿真结果。本文第六章对全文进行了总结和展望，提出了一些待研究点。5电子科技大学硕士学位论文第二章LDPC译码算法简介2.1 LDPC 定义低密度奇偶校验码（LDPC 是一种线性分组码，其“低密度特性”反映于其 校验矩阵的“稀疏性”上，这里的密度定义为校验矩阵矩阵中非0元素占校验矩 阵总元素个数的比例，所谓的低密度的“低”一般指密度要低于0.5 M2,并且码长 愈长，其“低密度”性愈明显。如果校验矩阵每行列重相同，每列列重也相同，并 且校验矩阵中任意两列中元素1位置相同的个数不能多于1个，那么这样的LDPC 码为规则LDPC,否则为非规则LDPC；LDPC可以用校验矩阵表示也可以用Tanner图（二分图）来表示，两种表示方式是相互对应的。以下式（2-1 所示的大小为校验矩阵H为例,1 1 0 1 0 0 0-0 110 10 00 0 110 10H=0 0 0 1 1 0 1(2-1)1 0 0 0 1 1 00 1 0 0 0 1 1_ 1 0 1 0 0 0 1.其二分图表示如下图2.1。在图2.1中方形代表的是变量节点上=1,2,37,它的 数量等于码长，亦即校验矩阵的列数；圆形代表的是校验节点巧“=1,2,37,它 的数量和校验矩阵行数相等。校验节点之间和变量节点之间通 过“边”进行连接,图