2.5D系统封装中高速I_O链路信号_电源完整性协同仿真.pdf

射频微波与太赫兹Jun.,20232023年6 月RESEARCH&PROGRESSOFSSEVol.43,No.3第43卷第3期子学研究与进展固体电2.5D系统封装中高速I/0链路信号/电源完整性协同仿真孙亮2 3缘李涛1,2,3（北京信息科技大学信息与通信系统信息产业部重点实验室，北京，10 0 10 1）（北京信息科技大学光电测试技术及仪器教育部重点实验室，北京，10 0 19 2）（3北京信息科技大学智能芯片与网络研究中心，北京，10 0 10 1）2023-03-06收稿，2 0 2 3-0 3-2 0 收改稿摘要：提出了一种2.5维（2.5D）系统封装高速输人/输出（I/O）全链路的信号/电源完整性（Signal integrity/power integrity,SI/PI)协同仿真方法。首先通过电磁全波仿真分析SiP内部芯片I/O引脚-有源转接板-印刷电路板（即封装基板）-封装体I/O引脚”这一主要高速信号链路及相应的转接板/印刷电路板电源分配网络（Powerdistributionnetwork,PDN)的结构特征和电学特性，在此基础上分别搭建对应有源转接板和印刷电路板两种组装层级的“信号链路十PDN模型，并分别进行SI/PI协同仿真，提取出反映信号链路/PDN耦合特性的模块化集总电路模型，从而在电路仿真器中以级联模型实现快速的SI/PI协同仿真。与全链路的全波仿真结果的对比表明，模块化后的协同仿真有很好的可信度，而且仿真时间与资源开销大幅缩减，效率明显提升。同时总结了去耦电容的大小与布局密度对PDN电源完整性的影响及对信号完整性的潜在影响，提出了去耦电容布局优化的建议。关键词：2.5D系统封装；信号完整性；电源完整性；协同仿真；电源分配网络；高速I/0链路；芯粒中图分类号：TN702文献标识码：A文章编号：10 0 0-38 19(2 0 2 3)0 3-0 2 34-0 7Co-simulation of Signal/Power Integrity for High-speed I/OLink Based on 2.5D PackageSUN Liang1.2,3MIAO Min l.2.3LI T ao l.2.3(Key Laboratory of Information and Communication Systems,Ministry of Information Industry,Beijing InformationScience and Technology University,Beijing,100101,CHN)(Key Laboratory of the Ministry of Education for Optoelectronic Measurement Technology and Instrument,Beijing In-formation Science and Technology University,Beijing,100192,CHN)(Academy of Smart IC and Network,Beijing Information Science and Technology University,Beijing,100101,CHN)Abstract:A signal/power integrity(SI/PI)co-simulation method for the full link of 2.5 dimen-sional(2.5D)system-in-package(SiP)high-speed input/output(I/O)was proposed in this paper.The method was as follows:firstly,the structural and electrical characteristics of the main and globalhigh-speed signal link chiplet I/O pin-active interposer-printed circuit board(i.e.packaging substrate)package I/O pin inside a SiP and the corresponding power distribution network(PDN)of the activeinterposer/printed circuit board were analyzed by electromagnetic full-wave simulation.On this basis,the signal link+PDN models corresponding to the two assembly levels of the active interposer andthe PCB(printed circuit board)were built respectively,and the SI/PI co-simulation was carried out*基金项目：国家自然科学基金资助项目（6 2 0 7 40 17）*联系作者：E-mail:235孙亮等：2.5D系统封装中高速I/O链路信号/电源完整性协同仿真3期respectively,and two modular lumped circuit models corresponding to these two levels that could re-flect the coupling between the signal chain and PDN were extracted,so that the rapid SI/PI co-simula-tion could be realized in a circuit simulator with the two models cascaded.The comparison with thefull-wave simulation results of the full link shows that the modular co-simulation has good credibility,and the simulation time and resource costs are greatly reduced,and the efficiency is significantly im-proved.At the same time,the influence of decap(decoupling capacitor)size and layout density onPDN power supply integrity and the potential influence on signal integrity are summarized,and sug-gestions for decap layout optimization are put forward.Key words:2.5D system-in-package;signal integrity;power integrity;co-simulation;pow-er distribution network;high-speed I/O link;chiplet引言当前以2.5维（2.5D）与3维（3D)集成为主要特征的系统封装（System-in-package,SiP）技术与系统芯片的发展正共同推进信息硬件技术的快速演进。SiP的元器件及功能集成度正迅速提高，时钟频率已经进人微波频段，信号沿的缩窄带来了信号带宽的大幅扩展，导致电磁耦合、信号反射等非理想性问题日益突出。从信号完整性（Signal integrity，SI)角度看，高速信号的反射、通道间串扰等因素引人了宽频范围内的信号噪声；从电源完整性（Powerintegrity，PI)角度看，电源网络的电源噪声最终会叠加到信号和时钟通路上，带来时序的抖动、幅值的波动，加剧数据交换的信号质量下降及误码问题；此外，一路高速信号通道可能通过PDN中的寄生电流传导与电磁波传播在另一路通道中诱导出噪声。过去由于信号（包括数据/时钟）网络与电源网络有不同的物理结构与电学行为特征且可以用线性化的模型来精确描述，研发中一般倾向于对这两种网络进行独立分析与评测，这大大降低了电互连网络分析的复杂性。而随着SiP集成密度的提高，电源网络与信号网络的非理想性日益凸显，其耦合作用难以分离，线性化建模带来的误差较为明显。事实上，SI与PI是电互连网络中电磁现象的不同表象，其协同仿真是应有之义。有鉴于此，越来越多的学者进行了相关的探索。文献1提出了一种面向2.5D/3D集成的芯片-封装-系统的协同仿真技术，通过EDA工具中的芯片模型进行芯片上的多物理场协同仿真，进而抓取芯片各种电信号特性，让芯片与封装的行为特性关联起来，从而进行系统级别的协同仿真；文献2 提出了一种基于DDR4地址总线的瞬态协同仿真分析方法，使用了全波电磁仿真SI-PI求解器对DDR4地址总线与电源网络进行瞬态仿真分析，并进行具有功率与热感知能力的信号完整性分析；文献3提出了一种基于SPICE模型通过信号分布网络与电源传输网络的共提取方式来进行SI/PI协同仿真的方法，该方法能够提取物理链路与电源网络之间的耦合并生成SPICE模型，从而进行协同仿真。除此之外，学者高度关注物理传输链路信号完整性研究48、电源分配网络优化9-12 以及SI/PI协同设计1314,以此来不断减小芯片、封装、系统中的信号完整性问题。上述研究一般针对电互连设计进行特性分析与性能评估，属于后仿真和后验证，通常需要使用较为复杂的电磁或电路求解器，计算资源开销大、建模和仿真周期长。为了能在SiP组件设计的早期对复杂器件及其信号、电源互连网络的行为进行快速、可信的评测，以方便架构设计和布局设计，本文针对当前常见的基于转接板的2.5DSiP中高速输人/输出（Input/Output,I/O)链路（即芯片I/O引脚至SiP的封装体I/O)的信号完整性与电源完整性的快速协同仿真进行了研究，提出了一种资源开销小、建模周期短的协同评测方法。以在研的某型SiP中芯粒(Chi-plet)引脚阵列至SiP封装体I/O的典型高速I/O信号链路和转接板/封装基板PDN设计为例，对所提出的SI/PI协同分析方法及其有效性进行了展示。1高速I/O信号链路设计与SI分析图1示出在研某型SiP样品中的典型高速I/O信号链路设计，信号链路从硅有源转接板上芯粒的33信号I/O引脚阵列出发，经有源转接板到达SiPPCB（印刷电路板，这里即为SiP的封装基板），并通过PCB的通孔最终到达SiP封装体I/O焊球，每条链路包含焊球/微凸点、焊盘、通孔、基板表面的再分布层（Redistributionlayer，R D L）、水平引线等典型基本电互连结构。从信号传输的角度43卷236http:/（固体电子学研究与进展看，芯粒的3X3信号I/O引脚阵列中每两个相邻引脚构成一个地-信号线（GND-signal,GS)线对，即一条高速信号通路，起到高速数据交换或者时钟分配通路的功能。该阵列一共可构建4条信号通路，阵列中央的引脚不属于任何一个通路，为GND引脚ChipletRDL(G)S)ActiveinterposerMicrobumpsVia(G)-PCB(S)(S)PackagesubstrateBGAbumps图1高速I/O信号全链路结构示意图Fig.1Schematic diagram of high-speed I/O signal full-linkstructure基于三维电磁场全波仿真工具ANSYSHFSSTM软件对基于上述信号链路进行物理建模，并在0.12 0.0 GHz频率范围内对传输链路进行频域传输特性（S参数）分析。其中Si有源转接板参数设置为：硅通孔直径、高度及孔间距分别为6 m、50m、16 m，绝缘介质（SiO，）厚度为1m，金属线（铜）长度、厚度、宽度分别为10 0 m、1m、0.4m，衬底厚度为50 m，电导率为10 S/m；封装衬底参数设置：通孔直径、高度及孔间距分别为2 0 m、200m、6 0 m，金属线（铜）长度、厚度、宽度分别为200m、6 m、1m，封装衬底厚度为2 0 0 m，相对介电常数4.4，损耗角正切0.0 2。单一信号通路（2端口）与4个信号通路（8 端口密集布局链路）的仿真模型如图2-3所示，仿真端口采用集总端口(Lumpedgap）类型。S参数仿真结果如图4所示，可以看出插人损耗（S21）在0.12 0.0 GHz范围内保持在2 dB以内，回波损耗(Sn)在0.113.0 GHz内小于一10 dB、在13GHz以上会有一定恶化，8 端口布局中通路所受到的近端串扰与远端串扰均很小，总体来看链路结构设计合理，传输性能良好。potlport2图2 2 端口GS高速I/O信号链路（单一通路）模型Fig.2 2 ports GS high-speed I/O signal link(single path)modelport7por8portPortsport3port6port2oPort47图38端口GS对链路Fig.38ports GSpairlink-5-0.5-10-1.0-15-1.55-20S.-2.0S-25024681012 14 16 1820J/GHz(a)0-0.5-20-40-1.0P/OSI-60-1.5-80SS25-100S35-2.0S-1200 2468101214161820f/GHz(b)图4GS链路S参数：(a)2端口；(b)8端口Fig.4S parameters of GS pair link:(a)2 ports;(b)8 ports相应的2 端口（单一信号通路）与8 端口（4路信号通路）GS链路在10 Gbps和2 0 Gbps时的眼图如图5-6 所示，可以看出与单一信号通路设计相比，多0.50.50.40.40.30.20.2280.100-0.1-0.1工040801201602000204060 80100Time/psTime/ps(a)(b)图52 端口链路眼图：(a)10Gbps;(b)20GbpsFig.5Eye diagrams of 2 ports link:(a)10 Gbps;(b)20 Gbps0.60.6r0.40.4020202-0.22-0.2-0.4-0.4-0.65-0.6040801201602004080120160200Time/psTime/ps(a)(b)图6 8 端口链路眼图：(a)10Gbps；(b)2 0 G b p sFig.6Eye diagrams of 8 ports link:(a)10 Gbps;(b)20 Gbps237孙3期亮等：2.5D系统封装中高速1/O链路信号/电源完整性协同仿真路信号通路密集布局的设计，由于受到相邻链路的干扰，信号传输性能出现下降，但由于传输结构的物理设计合理，下降程度并不严重。2转接板/封装基板PDN设计与PI分析在PDN和PI分析方面，在设计和评估信号传输链路的同时，设计了转接板和PCB上的电源分配网络，并对其特性进行了仿真评估。2.1PCB的PDN设计通过ANSYSSIwaveTM软件对基于PCB的网格状PDN设计进行了建模，如图7 所示。设置供电电压为1.8 V,PDN电源平面的直流压降（DCIRdrop)如图8 所示，可以看出，由于采用了优化的多路供电方式，PDN最小直流电压值为1.7 2 2 V，最大压降为0.0 7 8 V，性能良好PCBPWRPOBGND923.00um图7PCB的PDN结构设计Fig.7PDN structure design of PCB+L.800V+1.795+L.7901.704V1.7791tO0SLL7741.768763Injection758pointecaps75317-4874923:0041图8 PDN电源平面直流压降（IRdrop分布）Fig.8 DC voltage drop on the power level(PWR)of thePDN(IR drop distribution)在高频电磁特性方面，PDN在10.9 6 GHz的电场、磁场如图9 所示，由于处于系统谐振频率处，此时的电场与磁场分布有很大的范围变化。设置周期性排列的去耦电容分别为10、2 0、30pF以及双倍密度（每只10 pF），所得到的阻抗参数曲线如图10 所示，可见去耦电容明显的阻抗反谐振峰主要集中在1、2、5、7 GHz附近，在8 GHz以上阻抗变化基本趋于平缓，其中，最大阻抗变化值为3.5Q2。同时随着去耦电容数值与密度的不断增大,PDN的阻抗变化越来越平缓，反谐振峰不断削弱，PDN阻抗特性得到改善254.741Vm1539A/m+236.547V/m+1.429Am+21R.352Vhm+1.319A/m200.158V/a41.209A/m+181.964Vhm+1:100A/m63.770V/m9.8976-01Am1S761Vi4T:99E-OLAE109.18V.D.bAKIE-OLATS:501EOLA4(a)(b)图9PCBPDN场图：(a)电场；(b)磁场Fig.9Field diagrams of PCB PDN:(a)Electric field;(b)Magnetic field4Cm=10 pFCm-20 PF3CC-30PF2Cdecapdecap=10pF_doubledensity002468101214161820Freq./GHz图10去耦电容与PDN阻抗参数关系Fig.10Relationship between decap and impedance parame-ters of PDN设置图2 所示的芯粒注人PDN（注人点在图8中标明）的周期性同步开关峰值电流为2 0 mA，上升/下降时间为2 ns，周期为4.5ns。设置去耦电容分别为5、10、2 0 pF和双倍密度（每只10 pF），测得的同步开关噪声（SNNvoltage）如图11所示，其中最大噪声波动在士0.0 2 V以内，小于额定电压的5%，并且随着去耦电容数值与密度的增加，同步开关噪声电压幅值也逐渐缩小，其中双倍密度的去耦电容可以让其电源噪声波动压缩到士0.0 0 6 V，不及单倍密度时的一半，这表明了去耦电容密集设置对PDN同步开关噪声有明显抑制作用。1.88Cm=5 pF-Cm=10 PF1.86C-20 pF-C-10 pF_ double density1.841.821.801.781.761.74280285290295300Time/ns图11去耦电容与同步开关噪声关系Fig.11Relationship between decoupling capacitor and SSNvoltage23843卷固体电子学研究与进展http:/GTDZ2.2有源转接板PDN通过ANSYSSIwave软件对有源转接板PDN进行建模的结果如图12 所示，设置10 pF去耦电容下的阻抗参数如图13所示IinterposerPWRInterposerGIND462.00m图12基于有源转接板的PDNFig.12PDNbased onactive interposer4-Caae=10 pF3C/aouepadl20024681012 14161820Freq./GHz图13PDN阻抗参数Fig.13Impedance parameter of PDN作为1阶近似，将芯片端看向有源转接板PDN的阻抗视为上述仿真得到的有源转接板与PCBPDN的阻抗串联而得到的总阻抗。去耦电容为10pF时其阻抗值随频率的变化如图14所示，可见两种PDN组合后最大阻抗变化值为4,比单一PDN要大。5C3202468101214161820Freq./GHz图14PDN总阻抗参数Fig.14Total impedance parameter of PDN3信号/电源完整性协同仿真图15展示了PDN引起的信号返回路径突变15,两条微带线与通孔组成的四层电路板中，设置下层平面为电源平面（Va），上层为地平面（V）。直流时，返回电流从地平面流回源端构成回路，但在高频段，返回电流会选择阻抗最低路径，即返回路径必将更接近信号路径，此时底层信号线（B段）邻近的电源平面由于距离更近变成底层信号返回路径，顶层信号线的电流返回路径依旧为地平面，返回路径在过孔周围产生突变（切换），相应在电源和地平面间产生的位移电流激励起沿两个平行平面传播的平行波导模电磁波，这就是信号通孔向PDN注入噪声的一个基本机制，其传播距离可能延伸至下一个信号通路，从而引起通路间的互扰。此外，当两路间隔较小的信号路径附近存在电源、地平面时，两路信号的返回电流共同流过这些平面，可能引起每条通路正常传送的信号叠加到其他通路信号上而构成的干扰，这是寄生传导导致信号互扰的基本原理SignalMicrostrip line-AReturn currentViaVSSDisplacementReturn pathcurrenttmutationVddReturn currentMicrostripline-B图151PDN引起的信号返回路径突变Fig.15Signal return path mutation caused by PDN针对上述某型SiP物理设计进行了全链路快速SI/PI协同仿真方法研究。具体方法是，先对前述有源转接板和PCB两个集成层级的信号链路及其PDN的特性进行分析，然后分别建立这两个层级的SI/PI的电磁全波协同仿真模型，如图16-17 所示，将其结果等效为集总的SNP格式模型Signal line#丰interposerPWRTSV#mnterposerGND#462.001m图16转接板SI/PI协同仿真模型Fig.16SI/PI co-simulation model of active interposer最后在ADSTM软件中进行模块化的级联建模，如图18 所示，其仿真结果与全链路结构（如图19）的全波仿真结果的S参数进行对比（图2 0），不难看出，两个结果符合得很好，这证明了模块化建模思路的有效性。239孙亮等：2.5D系统封装中高速I/O链路信号/电源完整性协同仿真3期untooiELPCBPWRSignallinetPCBGNDVia9234000图17PCBSI/PI协同仿真模型Fig.17SI/PI co-simulation model of PCBESS-PARAMETERSSParamSPIStart-0.1GHzStop-20GHzStep-49.75MHzInterposer.S2PPCB.S2PTemTem2TermlSnPSaPNum-2Num-lZ-50OhmSnP2SoP3Z-500hm一图18面向全链路SI/PI协同仿真的有源转接板-PCB层级结构级联模型Fig.18Hierarchical cascade model of active interposer-PCBfor full-link SI/PI co-simulationU.O0SLLInteroser-PDNPBPDN923.00m图19全链路全波协同仿真结构Fig.19Full-wave co-simulation structure of full-link-50.2-0.4-10-0.6-15-0.88P/-1.0-20-1.2Full-link structure_S.-25FCascadestructure_S.-1.4Full-link structure_SaCascade structure_S.-1.6-30024681012141611820J/GHz图2 0模块级联与全链路结构S参数对比Fig.20Comparison of S parameters between module cas-cade and full-link structure相应的SI/PI协同仿真下10 Gbps和2 0 Gbps时的眼图如图2 1所示，与图5信号链路眼图相比可以看出，在增加了电源分配网络的影响后信号传输性能有一定程度的下降。同时，分别对10 pF、30 p F、双倍密度10 pF下的去耦电容对信号传输性能的影响进行SI/PI协同仿真，如图2 2 所示，仿真结果表明插人损耗随着去耦电容大小与密度的增加会更加平滑，传输性能会更好。验证了去耦电容布局对信号传输同样有显著的影响，在实际设计中应重视电源分配网络去耦电容大小与密度的设置。0.50.50.40.40.30.30.20.20.10.104080120160200020406080100Time/psTime/ps(a)(b)图2 1SI/PI协同仿真链路眼图：(a)10Gbps；(b)2 0 G b p sFig.21Eye diagrams of SI/PI co-simulation link:(a)10 Gbps;(b)20 Gbps-0.6Ce=10 pF-0.8C-30pFCaep=lo pF_doubledensity-1.0-1.2-1.4-1.6-1.8-2.02.202468101214161820J/GHz图2 2去耦电容大小/密度与插人损耗变化关系Fig.22Relationship between decap value/density and inser-tionloss表1展示了本文提出方法与其他方法的比较结果，可以看出，本文级联建模仿真方法和全链路全波仿真方法相比，在所耗费时间和资源开销方面效率大幅提高。文献16 忽略了通孔与PDN之间的耦合，文献17 忽略了介质层间的电磁耦合，相比而言，本文方法通过链路与PDN的协同搭建精确度更高，是一种资源与精确度兼优的方式。表1大不同方法效率比较Tab.1Comparison of the efficiency of the methodsModelingtimePercentage of simula-Resource costResourcecostMethodcomparison/htion time/%(CPU usage)/%(Memory usage)/%Full link full wave simulation101006456PDNequivalent circuit+sig4473128nal link simulationlsImpedance overlay simula-5552524tion of PDN and signal linklu7lThis work456273143卷240http:/（固体电子学研究与进展从前述研究可以看出，这种分层级的建模方法可以推广到层级更为复杂的高速链路，例如，从某SiP内芯片出发，经由组装该SiP的系统级板卡上的互连到达另一个SiP芯片的链路，以及板卡间的芯片-芯片通路。当链路的通道数较多时，还可以通过全波仿真获取通道间的电磁耦合或者通过PDN流动的寄生电流（传导电磁干扰），实现多通道的建模。4结论提出了一种PDN模块化的方法，通过划分复杂的系统模型，分别搭建有源转接板与PCB的“信号链路+PDN模型并提取出反映信号与PDN耦合的模块，采用级联的方式实现高效率的高速I/O链路SI/PI协同仿真。对比全链路实体建模全波方法，模块化后的SI/PI协同仿真所占用的资源更少，效率得到明显提升。同时还研究了去耦电容对PDN阻抗参数与同步开关噪声的影响。本文方法对于在SiP设计早期阶段实现PDN对信号链路传输特性的评估，及对结构总体优化和设计效率的提升有参考意义。参考文献1褚正浩，张书强，候明刚.2.5D/3D芯片-封装-系统协同仿真技术研究J.电子与封装，2 0 2 1，2 1(10)：10 0-10 3.2Pandey A K.Signal and power integrity analysis ofDDR4 address bus of onboard memory module C.2018 IEEE Electrical Design of Advanced Packagingand Systems Symposium(EDAPS),IEEE,2018:1-3.3Teoh L K,Srivastava N,Shim H,et al.Signal andpower integrity SPICE cosimulation versus 3-D EM co-extraction for DDR memory interface modules J.IEEE Transactions on Electromagnetic Compatibility,2018(99):1-6.4尚玉玲，马剑锋，李春泉.复杂互连结构传输性能分析及等效电路J.半导体技术，2 0 15,40（5)：348-352,38 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