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名词解释：1.EDA(Electronic Design Automation)：电子设计自动化，是从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。2.HDL（Hardware Description Language）：硬件描述语言，是一种以文本形式描述数字电路和数字系统的语言，是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。3.FPGA（Field Programmable Gate Array）：现场可编程逻辑门阵列，它采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA利用小型查找表（161RAM）来实现组合逻辑。4.CPLD（Complex Programmable Logic Device）：复杂的可编程逻辑器件, 主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。5.IP(Internet Protocol): 网络之间互连的协议，也就是为计算机网络相互连接进行通信而设计的协议。在因特网中，它是能使连接到网上的所有计算机网络实现相互通信的一套规则，规定了计算机在因特网上进行通信时应当遵守的规则。IP地址具有唯一性。6.Testbench: 在设计数字电路系统时，通常将测试模块和功能模块分开设计，其中测试模块也称测试台（Testbench）。Testbench是通过对设计部分施加激励，然后检查其输出正确与否来完成其验证功能的。7.reg:是寄存器数据类型的关键字，其表示一个抽象的数据存储单元。reg只能在initial和always中赋值。而reg在过程赋值语句中使用。reg型数据常用来表示always模块内的指定信号，代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always块内被赋值的每一个信号都必须定义为reg型。8.wire:是最常用的Net型变量。wire表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中,即以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认为wire型。wire型的变量综合出来一般是一根导线。9.FSM（Finite State Machine）:有限状态机。是由寄存器组和组合逻辑构成的硬件时序电路。是用来记录电路当前状态的一种电路结构。存储器记录电路当前状态，而组合逻辑用来根据当前状态和当前输入运算出电路的下一个状态。其分为两种：Meaiy机和Moore机。10.层次化设计：是Verilog HDL设计描述的一种风格，而模块实例化是其具体的实现方式。其中一种是自顶向下设计，就是从整个系统设计的顶层开始，往下一层将系统划分为若干个子模块，然后再将每一个子模块又向下一层划分为若干的子模块。通过这样将整个系统逐次向下分解，一个顶层设计最后可以细分为若干较小的基本功能块，直到不能继续分解为止。11.模块：是Verilog HDL设计中的一个基本组成单元。一个模块通常就是一个电路单元器件 。一个模块的代码主要由下面几个部分构成：模块名定义、端口描述和内部功能逻辑描述。模块名必须是唯一的。12.行为描述：使用结构化过程语句对时序行为进行描述。其中结构化过程语句包括 两种语句：initial语句和always语句 13.仿真：利用仿真工具，在PC上对Verilog HDL代码所描述的电路功能进行验证。仿真是在PC上进行的，通过软件完成。仿真工具提供很多功能强大的调试功能，可以帮助设计者方便且迅速地查找设计中的错误。14.综合：将Verilog HDL描述的代码转换成实际的电路结构，转换后的电路可以用于生产并实现真正的芯片硬件电路。15.阻塞赋值：用“=”作为赋值符。阻塞语句按顺序执行，在下一条语句执行之前，上一条赋值语句必须执行完毕。组合电路中用的是阻塞赋值。16.非阻塞赋值：用“=”作为赋值符。非阻塞赋值语句不会阻塞同一个块语句中的其他语句的执行。时序电路中用的是非阻塞赋值。17.事件控制：通过事件的发生来触发语句的执行。一个事件通常是指一个变量，线网信号或表达式的值发生变化。所以语句的执行在制定变量的值发生变化的时刻开始，从而提供了更灵活和复杂的时序控制方法。其可以分为：边沿敏感事件控制和电平敏感事件控制。18.任务：任务可以在always或者initial模块中的任何过程语句中调用。任务中可以包含带时序控制的语句。可计算多个结果值，输入和输出可为各种类型（包括inout型），任务可调用其他任务和函数，不向表达式返回值。19.函数：函数中不能包含时序控制语句，通过返回一个值，来响应输入信号，输入和输出至少有一个输入变量，但不能有任何output或inout型变量，可作为表达式中的一个操作数来调用，在过程赋值和连续赋值语句中均可调用，函数可调用其他函数，但不可调用其他任务，向调用它的表达式返回一个值。20.异步电路：主要是组合逻辑电路，用于生产地址译码器，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时发生变化。21.同步电路：由同步时序电路和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK,而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。22.亚稳态：数字电路对于电平小于电压阀值VL称之为0，大于电压阀值VH称之为1，对于从0到1之间的上跳变或者从1到0之间的下跳变期间叫做系统的亚稳态。