八选一数据选择器.doc

集成电路设计实践报告 题目： 8选1数据选择器 院系： 自动化学院电子工程系 专业班级： 微电 学生学号： 学生姓名： 指导教师姓名： 职称： 讲师 起止时间： 2015-12-212016-1-9 成绩： 设计任务 1) 依据8选1数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划基本单元绘制功能块的绘制布线规划-总体版图）；4) 版图检查与验证（ DRC检查）；5) 针对自己画的版图，给出实现该电路的工艺流程图。电路设计方案的确定数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路，函数发生器及数码比较器等，常见的数据比较器有2选1，4选1，8选1，16选1电路。示意图在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器。数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。本次设计的是8选1数据选择器。选择控制端（地址端）为K2，K1，K0，按二进制译码，从8个输入数据D0-D7中，选择一个需要的数据送到输出端Y。根据多路开关的开关状态（地址码）K2,K1,K0的状态选择D0-D7中某一个通道的数据输送到输出端Y。如：K2K1K0000，则选择D0数据到输出端，即YD0。如：K2K1K0001，则选择D1数据到输出端，即YD1，其余类推。8选1 MUX功能表如下：K2K1K0Y000D0001D1010D2011D3100D4101D5110D6111D7 电路图设计如下: 1：此电路为组合逻辑门电路，电路为CMOS实现功能，电路规模较大，工作量大，版图布局规模较大，相比之下，选择传输门电路实现8选1数据选择器功能。2.上图电路为传输门电路，设计简单、版图易于制作，且能较好的实现8选1数据选择器电路要求，故而选择该电路作为设计电路。电路特性及其仿真 首先用S-Edit软件画出电路的模拟图，然后检查所画电路是否存在错误，并标注各个管子的尺寸，检查无误后点击T-Spice按钮出现电路的网表图，然后给检测出的电路网表加上电源和输入信号，检查添加无误后进行电路模拟仿真，得到电路的模拟仿真图像。电路图：网表：仿真波形图：仿真输出结果：根据仿真得到的电路特性曲线与设计电路的要求对比可知，所模拟的电路符合设计的8选1MUX要求，且能实现8选1MUX的功能，故模拟的电路可以使用。版图的布局规划及基本单元设计 根据前面的所涉及的模拟电路可知，对于一个基本的8选1MUX，需要14个nmos结构，5个cmos组成的反相器单元； nmos传输门单元，管子之间有漏极相连，也有的栅极相连，制作版图时采用L-Edit软件，并采用0.35um工艺，在制作版图时需注意所有光刻孔的几何尺寸都必须大于或等于最小距离。版图如下：给出实现该电路制造的工艺流程首先，n阱CMOS工艺流程：选择衬底-n阱光刻-有源区光刻-多晶硅光刻-n+区光刻-p+区光刻-光刻接触孔-金属化内连线-光刻钝化孔，便得到了反相器；其次，将nmos与pmos合理布局；最后，将其用金属按照电路要求连接起来，做钝化和封装处理；总结集成电路的设计流程主要有：电路图的确定、电路图模拟及仿真、电路板图设计、版图与原理图对比、后仿真；电路模拟及仿真时，需要注意电路的连接是否符合原理图要求，仿真时需要注意所加的信号是否能够达到电路的实际要求，版图设计时，需要注意版图的布局，工艺要求及其间距的最小要求，而芯片尺寸尽可能小，版图与原理图对比和后仿真时要求电路图和版图中管子的尺寸基本一致，否则仿真结果无意义。本次设计中，共使用了24个晶体管，其中一部分用于反相器，一部分用于逻辑门，课设中，应注意一些问题：在S-edit中绘制原理图：更改每个MOS管的属性为NENH或PENH，以及管子的尺寸；在T-Spice中进行原理图的仿真：在提取库文件时确保 是正确的路径，并添加“tt”，仿真前输入正确的命令语句；在L-Edit中绘制版图，注意各种规则，确保正确的绘制版图；画版图和电路设计图时应严格按照要求电路来进行设计，应实现电路实际功能。 心得体会：在本次课设中，加深了对平时所学基础知识的理解，巩固平时所学的并进行运用，对于制作工艺流程有了更深的理解。七：设计成果汇总PMOS版图如下： 版图网表与电路图网表的对比：版图网表信息如下： 版图仿真（后仿真）如下：版图信息表格：电路单元类型晶体管数目版图尺寸（不含PAD)版图尺寸（含PAD)设计结构（层次化or Flatten)备注CMOS，反相器1431um*32um13 / 13